Прояснить ситуацию, синхронная загрузка регистров по enable Опции

[Саша Z]

Вопрос в следующем:
есть код который конвертирует последовательность из 8-битного серийного потока (т.е. байтный поток, один байт за другим) в параллельные слова каждые 3 последовательных байта.
Т.е. первые 2 байта загружаются в промеж. регистры, затем по третьему байту - все 3 считываются параллельно на выходе в соотв. раскладе.
В принципе, все работает в симуляции как надо, но начало работы конвертора динхронизировано с определенным сигналом. Фронт данного enable синхронизирован с фронтом первого релевантного клока.
Первый байт данных в потоке синхронизирован тоже по фронту того-же клока, т.е. должен загружаться в первый промеж. регистр по спаду первого клока.
Т.е. по фронту первого клока получаем enable, по его спаду должны загрузить первое данное в регистр.
Далее все продолжается синхронно, по каждому спаду идет загрузка в цепочку из 2х регистров, по каждому 3ему спаду - считывает параллельное данное.
Проблема в следующем: при симуляции вижу получив enable на первом клоке (по его фронту), загрузка не начинается по спаду того-же клока, а только по спаду следующего (второго) клока, т.е. пропускается первый байт потока. Пока не пойму почему. Клок достаточно медленный (примерно 20-25 MHz), 50% duty cycle, симуляция: post-route functional.
Вот релевантный кусок кода:

Код

process(nRST, IN_CLK, DV)        --Input FIFO - buffering input RGB sequence
     begin
      if nRST = RST_pol or DV = not DV_active then
         r0 <= x"00";
         r1 <= x"00";
         RGB_OUT <= x"0000";
      elsif IN_CLK'event and IN_CLK = '0' then    --FIFO is chain-loaded upon falling edge
         r0 <= RGB_IN;                                  --G sample (8 bits), 6 MSB bits will be picked
         r1 <= r0;                                  --R sample (8 bits), 5 MSB bits will be picked
         if out_load_en = '1' then             --loading the output RGB buffer (parallel RGB)
                 RGB_OUT <= r1(7 downto 3) & r0(7 downto 2) & RGB_IN(7 downto 3);
             end if;
      end if;
end process;

Пока не пойму что мешает по получении enable по фронту клока начать загруску по спаду того-же клока...?

Спасибо

[Михаил_K]

Вообще-то, дело вкуса. Я, например, чтобы избежать подобных казусов при создании тестбенча стараюсь с помощью задержек формировать только клок, я для остальных сигналов создавать процессы, работающие по этому клоку.
вот пример.
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
USE ieee.numeric_std.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY northogonal_corrector_noc_test_vhd_tb IS
END northogonal_corrector_noc_test_vhd_tb;

ARCHITECTURE behavior OF northogonal_corrector_noc_test_vhd_tb IS

COMPONENT northogonal_corrector
PORT(
DI : IN std_logic_vector(7 downto 0);
DQ : IN std_logic_vector(7 downto 0);
CLK : IN std_logic;
Ce : IN std_logic;
QI : OUT std_logic_vector(7 downto 0);
QQ : OUT std_logic_vector(7 downto 0)
);
END COMPONENT;

SIGNAL DI : std_logic_vector(7 downto 0);
SIGNAL DQ : std_logic_vector(7 downto 0);
SIGNAL QI : std_logic_vector(7 downto 0);
SIGNAL QQ : std_logic_vector(7 downto 0);
SIGNAL CLK : std_logic;
SIGNAL Ce : std_logic;

constant T : time := 10 ns;
signal Counter : std_logic_vector (1 downto 0):="00";
signal Pointer : std_logic_vector (1 downto 0):="00";

type ARRAY_8BITS is array (integer range <>) of std_logic_Vector (7 downto 0);

constant I: ARRAY_8BITS(0 to 3):=(X"3C",X"28",X"D8",X"C4");
constant Q: ARRAY_8BITS(0 to 3):=(X"3C",X"D8",X"28",X"C4");


BEGIN

uut: northogonal_corrector PORT MAP(
DI => DI,
DQ => DQ,
QI => QI,
QQ => QQ,
CLK => CLK,
Ce => Ce
);



tb : PROCESS
BEGIN
CLK<='1';
wait for T/2;
CLK<= '0';
wait for T/2;
END PROCESS;


process (CLK)
begin
if (CLK'Event and CLK = '1') then
Counter <= Counter + '1';
if (Counter = "11") then
Ce<='1';
Pointer<= Pointer + '1';
else
Ce<='0';
end if;
end if;
end process;
DI<=I(CONV_INTEGER(Pointer));
DQ<=Q(CONV_INTEGER(Pointer));


END;

Может быть более громоздко, но зато потом голова не болит