FIFO и SDRAM контроллер, Как заставить работать вместе на 80-100 МГц? Опции

[studert]

Привет. Есть фифо буфер входных данных, есть альтеровский СДРАМ контроллер. Необходимо по мере заполнения первого сливать данные во внешнюю память, поскольку сдрам делят еще 2 модуля, то необходимо работать на частотах 80-100 МГц. СДРАМ контроллер в произвольный момент времени может выставить сигнал waitrequest, я так понял из описания шины авалон при получении этого сигнала нужно удерживать неизменными адрес данные и управляющие сигналы. Задержка с отправки запроса на чтение до получения данных около 27 нсек, значит первые 2 такта будут записаны не те данные, а при установке waitrequest данные еще дважды изменятся. Как можно решить эти расхождения? В описании шины avalon ничего подходящего не нашел, там только pipeline чтение. Была мысль поставить промежуточный регистровый буфер, но что-то пока не получилось, да и кажется это некрасивым решением, интересно узнать как вообще решаются такие задачи.

[torik]

Не надо писать свой - берите SOPC, добавляйте в него свой мастер и память (для тестирования на симуляторе - on_chip).
Не надо запариваться с накапливанием, а потом передачей всего пакета. Авалон шина сама разрулит... Мастеров можно добавлять много, у меня, например при SDRAM 100МГц 16бит одновременно записывался поток 10Мгбайт и выводились 3 по 20Мбайт...

Если надо, могу потом примерчик поискать и выложить...