FIFO и SDRAM контроллер, Как заставить работать вместе на 80-100 МГц? Опции

[studert]

Привет. Есть фифо буфер входных данных, есть альтеровский СДРАМ контроллер. Необходимо по мере заполнения первого сливать данные во внешнюю память, поскольку сдрам делят еще 2 модуля, то необходимо работать на частотах 80-100 МГц. СДРАМ контроллер в произвольный момент времени может выставить сигнал waitrequest, я так понял из описания шины авалон при получении этого сигнала нужно удерживать неизменными адрес данные и управляющие сигналы. Задержка с отправки запроса на чтение до получения данных около 27 нсек, значит первые 2 такта будут записаны не те данные, а при установке waitrequest данные еще дважды изменятся. Как можно решить эти расхождения? В описании шины avalon ничего подходящего не нашел, там только pipeline чтение. Была мысль поставить промежуточный регистровый буфер, но что-то пока не получилось, да и кажется это некрасивым решением, интересно узнать как вообще решаются такие задачи.

[torik]

А попробовать имеется на чем? Может демоплата быть?
Пример работоспособен, если использовать шину авалон. Мастер делается элементарно: просто создаем компонент без HDL и с "типичным набором мастера" и все...
Прилагаю пример, который я делал под CycloneII Starter Kit. По кнопке записываем данные в память, по другой кнопке читаем. Все это наблюдаем в SignalTab.
Если вместо сдрама взять ончип память, то прекрасно все видно на симуляторе, где надо нарисовать "нажатия кнопок" (это вариант, если платы нет).
Там же можно поглядеть что из себя представляет самодельный мастер...

Прикрепленные файлы

 nios.rar ( 399.25 килобайт ) Кол-во скачиваний: 89