Lattice PCI reference design, кто-нибудь воплощал в железо? Опции

[archip]

Или, может, это у них тренировочный проект?
А то, вроде бы, всё просто, только напороться на мертвяк не охото.
Заранее спасибо - захожу не часто, могу и не успеть поблагодарить ответивших, буде такие найдутся

[archip]

Пока только модель запустил в ISE+MS.
Судя по сообщениям модели шины, конфигурирование происходит, а дальше одни ошибки MasterAbort.
Буду между делом копать, хотя я и не Verilog.