Cyclone2 484, разводка платы, схема... Опции

[torik]

На данный момент начинаю рисовать схему на основе EP2C20 484 вывода. За основу беру схему циклон2 стартер кита, оттуда:
- подключение SRAM
- SDRAM
- Flash
А частично смотрю плату Nios II Embedded Evaluation Kit, Cyclone III Edition:
- импульсные преобразователи
- видеокодек
- АЦП для тачскрина...
Ну еще разъем JTAG

Почему за основу Cyclone II Starter Development Kit? Потому что я с ней работаю, памяти этой для проекта хватит, разводка ее представляется более-менее простой. Вот только нету от этой платы гербера...
У меня остается довольно много свободных выводов, хотелось бы отработать в первом приближении подключение DDR памяти. Поглядел гербер от второй платы, там дорожки какие-то в виде загогулин и прочие неприятности... Вот такие вопросы:
- как правильно равести DDR, надо ли рассчитывать какие-нибудь микрополосковые линии, нужен документ и пример
- не возникнет ли та же проблема с SDRAM (все-таки 100МГц), тоже хотелось бы услышать какие трудности возникли, пример, доку...
- какие-то общие принципы равзодки такой платы, в каком слое землю ставить, выделять ли слой под питание, можно ли воспользоваться большим кол-вом слоев для "прямолинейной" разводки.
- для АЦП, видеокодека и т.п. выделяются создаются отдельные "земли", которые потом соединяются, как я понял, через дросель (чаще всего встречаю такой вариант) - как правильно выполнить это разделение - разные полигоны просто соединить дроселем и все?

Такая вот куча вопросов, просьба ответить, поделиться примерами/доками/опытом... Сам я и отдел печатников опыта работы с такими печатями не имеем. Рисуем в altium.

[yura-w]

- как правильно равести DDR, надо ли рассчитывать какие-нибудь микрополосковые линии, нужен документ и пример
- не возникнет ли та же проблема с SDRAM (все-таки 100МГц), тоже хотелось бы услышать какие трудности возникли, пример, доку...

поспотреть пример с cdram и ddrram (герберы, схемы) можно:
http://www.altera.com/products/devkits/alt...c3-starter.html
http://www.altera.com/products/devkits/altera/kit-cyc3.html

свой cdram запускал отлько на 50Мгц , без согласующих резисторов, но с разумным выравниванием длины (прямолинейная разводка не поможет, надо соблюсти одновременное время прохождения сигналов),
слой под землю/питание - обязательно, 1.2v (core) в Вашем случае (корпус - bga) тоже надо отдельным слоем, (у себя под qfp разводил в верхнем слое), обратите внимание на разводку/развязку pll
http://electronix.ru/forum/index.php?showtopic=42967

[AndriAno]

поспотреть пример с cdram и ddrram (герберы, схемы) можно:
http://www.altera.com/products/devkits/alt...c3-starter.html
http://www.altera.com/products/devkits/altera/kit-cyc3.html

свой cdram запускал отлько на 50Мгц , без согласующих резисторов, но с разумным выравниванием длины (прямолинейная разводка не поможет, надо соблюсти одновременное время прохождения сигналов),
слой под землю/питание - обязательно, 1.2v (core) в Вашем случае (корпус - bga) тоже надо отдельным слоем, (у себя под qfp разводил в верхнем слое), обратите внимание на разводку/развязку pll
http://electronix.ru/forum/index.php?showtopic=42967

Разработана и успешно работает следующая плата:
ADSP-BF561(297pin)
EP2C20F484(разводка совместима c 50)
4 chips SDRAM
2 chips FLASH
Ethernet controller.

Все микросхемы подключены в качестве внешней памяти на DSP.
всё работает на частоте 125 МГц(теоретический максимум для BF 133, но нет подходящего множетеля на тактовую).

Плата 6 слоев, 1 слой земли, 1 питание 3.3в питания на ядра заводятся по тем слоям которые свободны, слепые отверстия(для ответвления шины), терминирующие резисторы не использовались, выравнивание длинн на выполнялось(как я полагаю для проекта с одной общей шиной на всё это никак не получится).

В принципе все без особых проблем работает.