Элементы задержки в DLL от Xilinx Опции

[Костян]

Мучает любопытство : что есть физически элементы задержки в DLL Xilinx ? В документации Xilinx ни слова о их структуре не говорит (или плохо искал )
Каждый отдельный элемент постоянной или переменной величины?

Расмотрим эти элементы задержки в DCM. В документации рисуют Delay1 , Delay2 .. Delay N . Чему равно это N?
Почему дискрет сдвига фазы равен 1/256 (1,4 градуса) ? Получается N=255 ? Тогда почему она постоянная для разных частот ? Каждый элемент задержки переменной величины ?

[avesat]

Ну так и делайте на синхронных регистрах или счетчиках, если вам нужны асинхронные элементы задержки то таких примитивов нет.

[Ender]

В документе на DCM имелись ввиду буферы с нормированной задержкой, выстроенные в цепочку. выход каждого буфера заводится ну мультиплексор, таким образом можно выбирать нужную задержку.

Я думаю, такая схема вполне рабочая, если используется самой Xilinx. Я спрашиваю, как ее корректно реализовать.

Ну так и делайте на синхронных регистрах или счетчиках, если вам нужны асинхронные элементы задержки то таких примитивов нет.

То, что нет готовых примитивов, я, вообще говоря, в курсе. Но очевидно, сделать как-то аналогично Xilinx возможно. Видимо, придется почитать исходники CoreLib.

можете использовать
кварцевые, ртутные, коаксиальные, полупроводниковые ЛЗ

всё это отдельные, внешние устройства. внутри ПЛИС Зайлинкс доступных пользователю элементов с нормированной (например, в диапазоне рабочих температур) задержкой нет.

Вероятно, имело бы смысл переработать Ваш модуль с тем, чтобы потребности в элементах задержки не возникало.

К сожалению, переработать модуль таким образом нет возможности.

[leevv]

Я думаю, такая схема вполне рабочая, если используется самой Xilinx. Я спрашиваю, как ее корректно реализовать.
То, что нет готовых примитивов, я, вообще говоря, в курсе. Но очевидно, сделать как-то аналогично Xilinx возможно. Видимо, придется почитать исходники CoreLib.
К сожалению, переработать модуль таким образом нет возможности.

Есть регулируемая задержка в каждом IO - IDELAY в Virtex 4 и IDELAY,ODELAY в Virtex 5.
Каждый tap 75 ps. Всего 64 taps

[Ender]

Есть регулируемая задержка в каждом IO - IDELAY в Virtex 4 и IDELAY,ODELAY в Virtex 5.
Каждый tap 75 ps. Всего 64 taps

Да, верно. Но эти задержки, как следует из названия и даташита, применяются только к входным пинам, как написано в официальном документе: "для выравнивания потоков данных на входе ПЛИС" (вольный перевод ). Меня же интересуют задержки внутри, в глубине самой ПЛИС.