Вопрос по временной оптимизации, требуется помощь Опции

[Denisnovel]

Вопрос от новичка. Схема работает на частоте 20 Мгц, num_ - регистр адреса, который напрямую соединён с входом мегафункции памяти 64х16. ПЛИС - FLEX10 После компиляции в Quartus в Timing Analyzer появилось следующее

; Clock Hold: 'clk_20MHz' ;

; Minimum Slack ; From; To; From Clock ; To Clock ; Required Hold Relationship ; Required Shortest P2P Time ; Actual Shortest P2P Time ;

; -3.300 ns; num_[0]; reg_ram:reg_ram_chek1|lpm_ram_dq:lpm_ram_dq_component|altram:sram|q[4]~reg_wa0; clk_20MHz; clk_20MHz ; 0.000 ns; 7.300 ns ; 4.000 ns;

-3.300 ns; num_[0]; reg_ram:reg_ram_chek1|lpm_ram_dq:lpm_ram_dq_component|altram:sram|q[4]~reg_ra0; clk_20MHz ; clk_20MHz ; 0.000 ns; 7.300 ns; 4.000 ns;

И так 192 строки

Может ли схеиа в работать нестабильно? Что с этим делать?

Сообщение отредактировал Denisnovel - Apr 16 2008, 06:23

[MrYuran]

Похоже проста тайминг репорт