Загрузка Sparan3E, Проблема с загрузкой ПЛИС. Done появляется слишком рано. Опции

[jericho]

Доброго времени суток всем. Может кто-нибудь подсказать по поводу такой вот проблемы.

ПЛИС Spartan3E 500 загружается в режиме Slave-Serial. В качестве источника используется .bin файл.

Проблема в том что Done появляется за 16 байт до конца битстрима. В чем может быть проблема?

З.Ы. Загружаемая ПЛИС при этом после появления Done'а работает и при том правильно.

[dvladim]

Не знаю как в Спартанах, а Альтера для своих схем в конец потока добавляет незначащие FF, чтобы тактовая обязятельно подавалась.

Не каждый же документацию подробно читает.

[Boris_TS]

Как и у Alter'ы, у Xilinx в прошивках Spartan-2/2E и Virtex-E (с другими FPGA не довелось пока поработать) тоже в конце есть несколько "FFFF" - "Dummy word", достаточных для того, чтобы (при обычных настройках) прошел FPGA Startup, при этом размер конфигурационного файла (bin) в точности совпадает с размером прошивки указанным в DataSheet.

Почитайте документацию по configuration bitstream для Spartan-3E - там должны быть расписанны метки начала/конца конфигурационного потока, тогда Вам станет ясно сколько и чего в bin файл дописанно в конец.

Был такой документ XAPP176.pdf "Configuration and Readback of the Spartan-II and Spartan-IIE Families", поищите у Xilinx возможно вы найдете, что-нибудь подобное и для Spartan-3.
Можно попробовать поискать в UG332.pdf - "Spartan-3 Generation Configuration User Guide".

Да и как-то уже на форуме подымалась тема по содежимому конфигурационного файла для Xilinx FPGA.