Группа: Свой
Сообщений: 98
Регистрация: 28-06-04
Пользователь №: 199
Проблема такая. На моей самодельной плате не выбирается сигнал с PLLA как входной для Master clock. Эта же программа на атмеловской плате AT91RM9200-EK работает. Когда настраиваю на работу от PLLA он как будто от Main Clock. А вот на PLLB переключается.
Причем я на PCK1 выводил все сигналы и Main clock и PLLA и PLLB все нормально.
Разница насколько я понимаю только в процессорах. У меня стоит в корпусе PQFP на родной в BGA, но это не должно влиять. Кварцы такие-же. Уже третий день бьюсь, решил у народа спросить может кто сталкивался.
Группа: Свой
Сообщений: 475
Регистрация: 14-04-05
Из: Москва
Пользователь №: 4 140
В этом коде заложены два ключевых момента с которыми я возился:
1. LOCK-и PLL-ей не вставали, если писать туда значения, которые уже были записаны. А это частый случай при внутрисхемной отладке, когда питание не снимается. Поэтому пишем туда то что не могло раньше быть и потом нужное значение.
2. Ваш случай в чистом виде. Errata 26. MDIV, PRES и CSS менять надо отдельно.
Проблема с PLLA в AT91RM9200, PLLA не выбирается как входное для MCK
Jul 14 2005, 10:02
