Как избежать оптимизации кода в Sinplify, Нужно оставить логику упраздняемую синтезатором Опции

[Саша Z]

Так получилось что нужно использовать несколько gates в целях задержки сигнала (знаю, не здоровая ситуация, но в данном случае в качестве "спасательного круга"...). В коде задал несколько инверторов, но при попытке получения файла тайминга - пишет что дизайн не имеет сигналов. Видимо интертовы (из четное кол-во) упраздняются синтезатором (оптимизирует) и тогда действительно функционально получается постоянный 0.

Вопрос какая директива в коде скажет синтезатору (Sinplify) не оптимизировать код ?

Я пока только начинаю "втыкаться" в contraints - проблемку нужно решить уже...

Заранее благодарен.

[andrew_b]

Вопрос какая директива в коде скажет синтезатору (Sinplify) не оптимизировать код ?

syn_keep.

[Саша Z]

syn_keep.

большое спасибо.
если не затруднит - какой синтакс атрибута в сорсе VHDL ? (и где располагется по отношению к entity/architecture) ?
Сори за ламерские вопросы - позднее будет время углбиться в самообразование, сейчас - горит...