Группа: Свой
Сообщений: 921
Регистрация: 6-04-07
Из: Israel
Пользователь №: 26 822
Так получилось что нужно использовать несколько gates в целях задержки сигнала (знаю, не здоровая ситуация, но в данном случае в качестве "спасательного круга"...). В коде задал несколько инверторов, но при попытке получения файла тайминга - пишет что дизайн не имеет сигналов. Видимо интертовы (из четное кол-во) упраздняются синтезатором (оптимизирует) и тогда действительно функционально получается постоянный 0.
Вопрос какая директива в коде скажет синтезатору (Sinplify) не оптимизировать код ?
Я пока только начинаю "втыкаться" в contraints - проблемку нужно решить уже...
Группа: Свой
Сообщений: 921
Регистрация: 6-04-07
Из: Israel
Пользователь №: 26 822
Цитата(andrew_b @ May 5 2008, 11:09)
syn_keep.
большое спасибо. если не затруднит - какой синтакс атрибута в сорсе VHDL ? (и где располагется по отношению к entity/architecture) ? Сори за ламерские вопросы - позднее будет время углбиться в самообразование, сейчас - горит...
Группа: Свой
Сообщений: 1 975
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757
Цитата(Саша Z @ May 5 2008, 11:59)
если не затруднит - какой синтакс атрибута в сорсе VHDL ? (и где располагется по отношению к entity/architecture) ? Сори за ламерские вопросы - позднее будет время углбиться в самообразование, сейчас - горит...
И всё же... Пока вы тут вопрошаете, сами давно бы открыли доку на Synplify (reference.pdf) и сделали поиск по syn_keep.
Как избежать оптимизации кода в Sinplify, Нужно оставить логику упраздняемую синтезатором
May 5 2008, 08:08
