Удвоение клока задержками логики, Да, не здоровое решение, но нужно Опции

[Саша Z]

Пытаюсь удвоить клок задержками логики:
задержать клок на входе на четверть периода, затем подать входной и задержанный на XOR и получить удвоенный клок с примерно 50% duty cycle.
Ессно, решение кривое, но что-то более серьезное сейчас нет возможности делать (есть на то причины), нужно срочно как временное решение.

Вот код:

Код

library ieee;
use ieee.std_logic_1164.all;

entity OLED_interface is
port (
    CLK_IN: in std_logic;
    and1_sig_out, and2_sig_out: out std_logic;
    CLK_OUT:             out std_logic
);
end entity;

architecture OLED_interface_arch of OLED_interface is
    attribute syn_keep: boolean;
    signal and1_sig, and2_sig, CLK_OUT_sig: std_logic;
    attribute syn_keep of and1_sig, and1_sig_out, and2_sig, and2_sig_out, CLK_OUT_sig: signal is true;

begin
            and1_sig <= CLK_IN and '1';
            and1_sig_out <= and1_sig;
            and2_sig <= and1_sig and '1';
            and2_sig_out <= and2_sig;
            
            CLK_OUT_sig <= and2_sig xor CLK_IN;
            CLK_OUT <= CLK_OUT_sig;
        
end;

первый and1_sig_out в timing simulation дает сдвиг клока, второй (and2_sig_out) не дает относительно первого - т.е. повторяет and1_sig_out в плане timingа. Это то что показывает ModelSim.
Кроме того, CLK_OUТ заткнут в нуле, XORа не делает с and2_sig...

Подскажите, в чем лажа ? (или может кто предложит более нормальное решение удвоения клока без PLLей при сохранении 40-60% duty cycle ?)

[sazh]

Поставьте внешний генератор и не партесь.
Даже на эдементах средней степени интеграции от такого умножителя были одни неприятности.
Солнышко пригреет и все в разнос идет. неужели в кристалле pll нет

[Саша Z]

Поставьте внешний генератор и не партесь.
Даже на эдементах средней степени интеграции от такого умножителя были одни неприятности.
Солнышко пригреет и все в разнос идет. неужели в кристалле pll нет

Да, вы правы, факторы типа температуры могут вполне повлиять... .
PLL в чипе есть, но он начинате работать с 25MHz а у меня 13 MHz клок.

Внешний генератор ? Проблема в том что борд-то уже готов, частично работает, борд очень плотный, сложная разводка и т.д. и т.п. Кроме того, если делать внешним генератором то он должен быть закрыт на фазу исходного клока (т.е. внешний PLL ?) ибо он клок данных и видео синхронизации.
Да и скорее всего к нему физически не подобраться (к сигналу) ибо источник (CPU) и приемник (CPLD) - оба BGA и расположены на плане один над другим (component side - print side), на самом сигнале - никакого резистора, он проходит от донго чипа к другому под ними....

[atlantic]

Да, вы правы, факторы типа температуры могут вполне повлиять... .
PLL в чипе есть, но он начинате работать с 25MHz а у меня 13 MHz клок.

Внешний генератор ? Проблема в том что борд-то уже готов, частично работает, борд очень плотный, сложная разводка и т.д. и т.п. Кроме того, если делать внешним генератором то он должен быть закрыт на фазу исходного клока (т.е. внешний PLL ?) ибо он клок данных и видео синхронизации.
Да и скорее всего к нему физически не подобраться (к сигналу) ибо источник (CPU) и приемник (CPLD) - оба BGA и расположены на плане один над другим (component side - print side), на самом сигнале - никакого резистора, он проходит от донго чипа к другому под ними....

А может стоит попробывать более правильное железо(пока еще не поздно)?
Например возьмите Spartan StarterKit S3E от Xilinx, на кристалле PLL работает от 5 MHz,
есть разъем на свободные ноги плис. Можно быстро сделать несложную двусторонюю платку - переходник на вашу панель, вообщем это недорого то и стоит, преимущества очевидны: не надо извращаться в коде, все можно сделать правильно, этот борд как раз хорошо подходит для таких задач. Ну а после того как отладите алгоритм, не фокус будет спроектировать и сделать suitable hardware.

ps
я бы советовал не извращаться(все выше и ниже описанное) с clk для видеосигнала, потому как фаза clk не должна "плавать", лучше сделать правильно и надежно через PLL.