Массивный брутфорс на FPGA, Криптография Опции

[drop669]

Настало время и мне сделать брутфорсер на FPGA.
В общем, девайс который бы перебирал все доступные ключи, подавал их на вход некоего крипто-алгоритма (в моем случае алгоритм это DES в режиме CBC + еще кое-что специфическое), сверял результат с эталонным, и если не сошелся, шел дальше.
Всё параллельно, блоков, которые проверяют свой ключ может быть много, вплоть до 100 и больше, сколько влезет в чип или в несколько чипов сразу.
То есть, чем больше блоков, тем больше ключей мы можем проверить за еденицу времени. Тут всё понятно.
Наступил вопрос, как это всё сделать наиболее дешево. Выяснилось, что по соотношению цена-скорость лучше всего Altera Cyclone или Xilinx Spartan.
При этом, в случае с Циклонами, наиболее оптимальны чипы EP3C40 и EP3C25, а остальные "выбиваются" из фен-шуя.
Например вот эти люди сделали на 120-и чипах Спартан:
http://www.copacobana.org/faq.html
... потому что подсчитали, что так будет дешевле всего.
Теперь, собственно, вопросы.
1. Зачем тогда вообще нужны high-end чипы вроде Stratix/Virtex? Только для тех дизайнов где нужно много ног или где дизайн нельзя "размазать" по нескольким чипам?
2. Тираж моих девайсов будет крайне небольшим, аж несколько штук, может 5 или 10.
Во сколько может оказаться заказ плат таким количеством, если туда нужно будет установить штук 8 Циклонов, DDR, флеш-память, MAX2 или EPCS для загрузки, DC-DC конвертор, прочая мелочь вроде USB-разьемов и пары светодиодов?
Правильно ли я думаю, что проще найти где-то готовые платы с нужными мне критериями чем заказывать свои?
Если да, то где их правильно искать?
И не получится ли так, что купить простой dev kit для Stratix II у Altera за килобакс будет дешевле чем городить "городуху" с пачкой Циклонов и заказывать плату для них?
Да, насчет бюджета на всю электронику - не более $1000. Хочется за эти деньги получить возможный максимум.
Извините зараннее если написал что не так.

[per_aspera_ad_as...]

Странно как-то, почему-то для увеличения производительности рассматриваете только распараллеливание алгоритма, но совсем не учитываете частоту, на которой все это дело работать будет. И еще в сравнении смотрите только на количество Slices, и не смотрите на количество Block RAM, или они в вашем алгоритме не используются?

Мне кажется оптимальным в вашем случае именно что-то покупное, просто существует некоторая вероятность ошибиться в первом релизе чего-то самодельного (поправить я как понимаю бюджета не хватит).

Например, можно посмотреть вот на это http://www.xilinx.com/products/devkits/HW-V5GBE-DK-UNI-G.htm только он предназначен для проектов с Gigabit Ethernet, но зато подешевел!

[VslavX]

Когда-то делал прикидки для обычного DES:
- ключ 56 бит - 2^56 вариантов
- конвееризованные дешифраторы за один такт проверяли 1 вариант ключа (в работе сразу несколько вариантов ключа на разных ступенях - по числу раундов, каждый такт на выходе один вариант)
- частота на Циклоне 2 - около 130Мгц - перебор 2^27 вариантов одним конвеером за 1 секунду, примерно 2^39 вариантов в час. Итого получалось для полного перебора 56-битного ключа нужно 2^17 дешифратор/часов. Если задать приемлемый срок месяц (2^10 часов), то получаем что достаточно 2^7 дешифраторов - навскидку получалось примерно 16-32 микросхем самых младших EP2C5.
Городить SDRAM, софт-процессор и прочее - смысла нет. ИМХО достаточно поставить на плату управляющий проц типа ARM (LPC/SAM), для загрузки FPGA и общего управления. Все FPGA на плате связать с контроллером интерфейсом типа SPI - скорость тут особо не нужна - нужно всего лишь загрузить исходный ключ/диапазон, а вот трассировка упрощается на порядки. Для каскадирования плат можно наружу вывести RS-485, ну или USB (потратившись на хабы можно приличную "елочку" собрать).
ИМХО, "железо" тут не самое сложное, гораздо сложнее/интереснее это все в согласованный кластер объединить.