Цитата(Политех @ May 19 2008, 11:12)
Дорбый день!
Прошу совета по поводу формы фронтов тактового сигнала.
Сигнал идёт от ЦП к ПЛИС к основной тактовый для работы ПЛИС. Пример на рисунке.
Будет ли работать корректно ПЛИС с таким клоком? Частота тактового сигнала - 100 МГц.
Зелёный - передатчик(ЦП), красный - приёмник(ПЛИС).
Последовательно на обоих концах поствавил резисторы для уменьшения выбросов, но для провалов фронтов это не помогает. Помогает только уменьшение длины линии, а уменьшить длину нет возможности.
Может нужно ставить повторитель?
Спасибо.
если ставить то CLK Driver(возможно дифференциальный), а один резистор вроде лишний(возле load).
p.s. Странная архитектура CLK у вас , обычно делают:
OSC-> FPGA(PLL,DLL)->[CLK Driver(опционально)] -> все остальное ->обратная связь->FPGA
Фронты тактового сигнала..., Будет ли работать корректно?
May 19 2008, 08:12
