Фронты тактового сигнала..., Будет ли работать корректно? Опции

[Politeh]

Дорбый день!

Прошу совета по поводу формы фронтов тактового сигнала.
Сигнал идёт от ЦП к ПЛИС к основной тактовый для работы ПЛИС. Пример на рисунке.
Будет ли работать корректно ПЛИС с таким клоком? Частота тактового сигнала - 100 МГц.
Зелёный - передатчик(ЦП), красный - приёмник(ПЛИС).

Последовательно на обоих концах поствавил резисторы для уменьшения выбросов, но для провалов фронтов это не помогает. Помогает только уменьшение длины линии, а уменьшить длину нет возможности.
Может нужно ставить повторитель?

Спасибо.

Эскизы прикрепленных изображений

 

[LeonY]

Для atlantic: тактовые цепочки CPU -> FPGA используются довольно часто, например в TI DSP для синхронизации циклов шин. Так что ничего странного в архитектуре CLK я не усматриваю.

Теперь по сути вопроса: картинка, конечно паршивая и неизвестно как поведет себя FPGA при таком CLK. Первое, что могу посоветовать, это убрать последовательный резистор на стороне LOAD и оставить только на стороне DRIVE. Вообще впервые слышу о такой конфигурации. Кстати, а каково значение резистора?

Вторая возможность: запустить, например, HyperLynx в режиме LineSim (а лучше BoardSim) и проверить поведение CLK на модели - может поможет изменение ширины дорожки, LayerStack, величина последовательного резистора и т.д. Естественно надо использовать правильные IBIS модели для DRIVE и LOAD.

Можно поиграться с резисторами/конденсаторами на стороне LOAD, но это уже шаманство, хотя как Short Term solution часто работает.

Ну в худшем случае поставить CLK driver чтобы уменьшить длину дорожки (хотя часто это довольно муторно - плату надо резать, корпус навесу паять, проводки тянуть - все это увеличивает количество точек неоднородностей и, соответсвенно, результат не очень предсказуем)