| |
 Фронты тактового сигнала..., Будет ли работать корректно? |
|
|
|
|
 May 19 2008, 08:12
|
Местный
Группа: Свой
Сообщений: 467
Регистрация: 7-06-06
Пользователь №: 17 829
|
Дорбый день! Прошу совета по поводу формы фронтов тактового сигнала. Сигнал идёт от ЦП к ПЛИС к основной тактовый для работы ПЛИС. Пример на рисунке. Будет ли работать корректно ПЛИС с таким клоком? Частота тактового сигнала - 100 МГц. Зелёный - передатчик(ЦП), красный - приёмник(ПЛИС). Последовательно на обоих концах поствавил резисторы для уменьшения выбросов, но для провалов фронтов это не помогает. Помогает только уменьшение длины линии, а уменьшить длину нет возможности. Может нужно ставить повторитель? Спасибо.
Эскизы прикрепленных изображений
|
|
|
|
|
|
|
 |
Ответов
|
|
May 19 2008, 11:54
|
Местный
Группа: Свой
Сообщений: 467
Регистрация: 7-06-06
Пользователь №: 17 829
|
Цитата(Uree @ May 19 2008, 13:46)  Вообще-то странно - если согласовать линию, то фронт должен быть вполне нормальным. Ну не 50см же у Вас ее длина?
Кстати да - приведите длину линии, и стэк слоев, тогда легче прикидывать будет.
Ну а в общем, при моделировании техасовские процы не отличаются качественными сигналами на выходах, есть такое. Поэтому может действительно придется ставить какой-нибудт драйвер по выходу. Длина линии 95 мм. Стэк на рисунке. Цитата(atlantic @ May 19 2008, 13:50) Проблема может быть из за вносимой задержки CLK driver'a, а если ставить драйвер то можно и от TI, там выбор есть. Так у вас ECLKIN приходит с FPGA? вообще есть app note Interfacing Xilinx FPGAs to TI DSP Platforms Using the EMIFтам расписаны задержки итп. хотя наверно вы уже это читали. Нет, все клоки(синхронизация EMIF и основной клок) идут от процессора к ПЛИС. Упомянутый вами документ так же смотрел.
Эскизы прикрепленных изображений
|
|
|
|
|
|
|
|
May 19 2008, 12:30
|
Местный
Группа: Свой
Сообщений: 467
Регистрация: 7-06-06
Пользователь №: 17 829
|
Цитата(atlantic @ May 19 2008, 15:24) по идее на такую длину не надо никакого clk драйвера, вполне последовательного резистора(~22 Om) должно хватить(и то можно наверно без него). Без резистора слишком большой всплеск на принимающей стороне до 4.4 В. Конечно может это и не смертельно, но всё таки так сигналы красивее и соответсвенно без всплесков и помехи будут меньше наводиться.
|
|
|
|
|
|
Сообщений в этой теме
 Политех Фронты тактового сигнала... May 19 2008, 08:12 atlantic Цитата(Политех @ May 19 2008, 11:12) Дорб... May 19 2008, 08:38 LeonY Для atlantic: тактовые цепочки CPU -> FPGA испо... May 19 2008, 09:47 Политех Процессор TMS320DM643.
(ПЛИС)Spartan-3, две SDRAM... May 19 2008, 10:25  atlantic Цитата(Политех @ May 19 2008, 13:25) Проц... May 19 2008, 10:50 Rex Может есть смысл пустить дорожку по внутреннему сл... May 19 2008, 14:27 Ковылин_Константин На картинке 100мгц изображено. Примерно 5 клеток п... May 19 2008, 15:43 Uree Цитата(Ковылин_Константин @ May 19 2008, 17... May 19 2008, 16:19 bsp Вообще-то по этой теме есть учебники...
Теперь по ... May 19 2008, 16:23 Политех Согласен с BSP. Я тоже много ковырялся в книгах, и... May 19 2008, 16:39 Политех Ещё вопрос.
Какие могут быть проблемы при исполь... May 21 2008, 09:10 Политех Фронты сигнала удалось улучшить, однако хотелось б... May 29 2008, 19:44 RandI А пробывали убрать последовательный резистор на ст... Jun 2 2008, 04:17 bigor Цитата(RandI @ Jun 2 2008, 07:17) А пробы... Jun 2 2008, 09:32 Uree Не обязательно из-за несогласованности. Уже не пом... Jun 2 2008, 09:47 bigor Цитата(Uree @ Jun 2 2008, 12:47) Не обяза... Jun 2 2008, 10:11 Uree Ну по идее должны быть заложены, иначе толку с так... Jun 2 2008, 10:20 bigor Тогда сразу назревает вопрос: зачем использовать у... Jun 2 2008, 12:17
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0
|
|
|
