Если речь идет об Altera-овских FPGA, то можно использовать FIFO с различной разрядность шин данных (16 <-> 64). Я этим пользовался вполне успешно для преобразования 128 <-> 32 в одном из проектов N лет назад на Stratix-е. Не знаю есть ли что-то подобное у Xilinx, у Actel - точно нет.
--------------------
"В мире есть две бесконечные вещи: Вселенная и человеческая глупость. За Вселенную, впрочем, поручиться не могу". (С)
А. Эйнштейн.
|