Цитата(Kuzmi4 @ Jun 2 2008, 16:37)

2 rv3dll(lex) - можете описать как это будет на vhdl, а то как то не ясна суть...
Как по мне то там Д-тригера + AND реализация...
Интересно было бы посмотреть на временную диаграмму такого детектора
Цитата(rv3dll(lex) @ Jun 2 2008, 08:13)

метастабильность - это когда у триггера изза того, что фронт клока попадает на фронт входных данных непонятное состояние выхода - лечится установкой нескольких триггеров подрят как бы в линию задержки.
дальше поставить 3 триггера, на их клоковый вход подать один из сигналов иосле подавителя мета стабильности а на вход данных три сигнала со сдвигом на шаг середина точно с тогоже по линии задержки времени но сдругого канала и остальные два до и после середины.
есть ещё вариант сделать на основном клоке клоке.
вы Vhdl знаете???
VHDL знаю, но все равно не совсем понятно, хоть бы структуру или ту же временную диаграмму такого метода...