CORE GENERATOR, инфа по CORE GENERATOR XILINX Опции

[cheetah]

День добрый.

Кто-то может подсказать где найти толковую инфу по CORE GENERATOR XILINX

Заранее благодарю.

[vitus_strom]

а что именно интересует там же всё просто как грабли, давайте подскажу чего знаю

[cheetah]

а что именно интересует там же всё просто как грабли, давайте подскажу чего знаю

))
Я только начинаю изучть ПЛИС, VHDL... поэтому многое для меня не понятно....
Поэтому уж.... не судите строго...

Как я понял Core Generator это тулза для генерирования таких блоков или модулей (кажись называется IP-core) которые можно потоммногократно использовать в своих дизайнах. Вот....
Прочитал CORE Generator Guide... и понял следующее: Имеется какое-то кол-во этих самых IP-core и я могу на основе их (Recustomizing или Regenerating )создать свое...
Не понятно как их менять???
Я себе это представлял так: На VHDL или Verilog описывается модель этого самого IP-core а потом из этого описание генерируется что то .. что в дальнейшем используется в дизайнах пользователя.
Как увидеть описание IP-core на VHDL или Verilo ?? и как их использовать в своих дизайнах???

Возможно все вышенаписанное полная ерунда... Если так .. исправте и подскажите пожайлуста как оно есть на самом деле.

Заранее благодарю.

[des00]

а что именно интересует там же всё просто как грабли, давайте подскажу чего знаю

))
Я только начинаю изучть ПЛИС, VHDL... поэтому многое для меня не понятно....
Поэтому уж.... не судите строго...

Как я понял Core Generator это тулза для генерирования таких блоков или модулей (кажись называется IP-core) которые можно потоммногократно использовать в своих дизайнах. Вот....
Прочитал CORE Generator Guide... и понял следующее: Имеется какое-то кол-во этих самых IP-core и я могу на основе их (Recustomizing или Regenerating )создать свое...
Не понятно как их менять???
Я себе это представлял так: На VHDL или Verilog описывается модель этого самого IP-core а потом из этого описание генерируется что то .. что в дальнейшем используется в дизайнах пользователя.
Как увидеть описание IP-core на VHDL или Verilo ?? и как их использовать в своих дизайнах???

Возможно все вышенаписанное полная ерунда... Если так .. исправте и подскажите пожайлуста как оно есть на самом деле.

Заранее благодарю.

хмм запускаете корегенератор, создаете проект, выбираете тип корки и впуть ГУИ рулит. потом сохраняете ВХДЛ/Верилог исходник и вставляете в свой проект.

Можно и ручками всё вбивать в настройки блоков. Кому как нравиться