Скоростной ввод данных, CycloneII 250MHz Опции

[slog]

Есть вот задача, хотелось бы обсудить какой путь решения самый правильный. Вообщем надо ввести в циклон 2 и сохранить во внутренней памяти данные (с АЦП) с частотой 250МГц. Такты на АЦП формирует внутренняя PLL в циклоне на внешнем выходе C2. Через 1.5-2nS после фронта тактового сигнала на выходе PLL надо защёлкнуть данные на входах FPGA и сохранить их во внутреннюю память. Внутренняя память в циклонах -8 работает только до 163MHz. Так что надо писать в нее словами в два раза шире на частоте 125MHz. Видятся такие варианты решения:
1 - по каждому спаду частоты 250МГц сохраняем данные по очереди в два регистра - потом в память двойной ширины.
2 - с другого канала PLL получаем частоту 125МГц и по фронту 125МГц пишем в 1-й регистр, по спаду во 2-й и в память двойной ширины.
3 - используем мегафункцию altddio_in в надежде что она сделает это правильнее.

Хочется обсудить как лучше всего решить эту задачу.

[slog]

На входе 250 МГц не DDR.

[DmitryR]

На входе 250 МГц не DDR.

Я бы в таком варианте рассмотрел сразу хлопать данные от частоты 125 DDR: никакого управления не надо, линейка триггеров по фронту, линейка триггеров по спаду, и в память по фронту это все пишется. А на частоте 250 и enable каждый второй такт вам придется Timing Analyzer-у рассказывать сказку, что почти все цепи multicycle (например, счетчик, формирующий адрес памяти для записи), иначе он (Timing Analyzer) будет сильно ругаться: он-то не знает сам-по-себе, что у вас enable будет разрежен и подумает, что все работает на 250 МГц.