Скоростной ввод данных, CycloneII 250MHz Опции

[slog]

Есть вот задача, хотелось бы обсудить какой путь решения самый правильный. Вообщем надо ввести в циклон 2 и сохранить во внутренней памяти данные (с АЦП) с частотой 250МГц. Такты на АЦП формирует внутренняя PLL в циклоне на внешнем выходе C2. Через 1.5-2nS после фронта тактового сигнала на выходе PLL надо защёлкнуть данные на входах FPGA и сохранить их во внутреннюю память. Внутренняя память в циклонах -8 работает только до 163MHz. Так что надо писать в нее словами в два раза шире на частоте 125MHz. Видятся такие варианты решения:
1 - по каждому спаду частоты 250МГц сохраняем данные по очереди в два регистра - потом в память двойной ширины.
2 - с другого канала PLL получаем частоту 125МГц и по фронту 125МГц пишем в 1-й регистр, по спаду во 2-й и в память двойной ширины.
3 - используем мегафункцию altddio_in в надежде что она сделает это правильнее.

Хочется обсудить как лучше всего решить эту задачу.

[slog]

Можно, но смысла в этом не видно, это усложнит дальнейшую обработку.

Вообщем я пришёл к выводу что самый лучший вариант altddio_in и принимать в режиме DDR на 125 МГц.

[_Anatoliy]

Вы хотите формировать тактовый сигнал для АЦП с помощью PLL FPGA?У клока будет довольно большой джиттер,Вас это устраивает?Вы оценивали его влияние?Какая полоса частот входного сигнала?Какой SNR Вы хотите иметь на выходе АЦП?

[slog]

Вы хотите формировать тактовый сигнал для АЦП с помощью PLL FPGA?У клока будет довольно большой джиттер,Вас это устраивает?Вы оценивали его влияние?Какая полоса частот входного сигнала?Какой SNR Вы хотите иметь на выходе АЦП?

Да, такты на ADC с FPGA. Но это не обсуждается, это как данность, потому что уже всё сделано именно так. Вообщем устраивает.
А вот способ получения 250MHz из 25-ти и с наименьшим джиттером можно пообсуждать. Ибо есть варианты. 250 = 25*10/1 или 25*20/2 или 25*30/3 или 25*40/4 И есть предположение что при увеличении коэффициента делителя джиттер PLL тоже поделится. Так?