Вопрос по XST через Алдек Опции

[STT]

Народ, я тут взял засинтезировал для проверки макромодель сдвигового регистра для спратака SR16CE (настройки синтеза по умолчанию). Синтезатор не выдает ошибок но и не пишет чё потребовалось для синтеза (скока там тригеров и все такое). Че за настройка ?

[STT]

ГЫ Да входов выходов небыло - думал автоматически добавляет (галочка то стоит). Вот: (скажите - какая максимальная частота на которой он может работать ?)

=========================================================================
* Final Report *
=========================================================================
Final Results
RTL Top Level Output File Name : jjj.ngr
Top Level Output File Name : jjj
Output Format : NGC
Optimization Goal : speed
Keep Hierarchy : no

Design Statistics
# IOs : 19

Cell Usage :
# BELS : 1
# GND : 1
# IO Buffers : 19
# IBUF : 3
# OBUF : 16
# Others : 1
# SR16CE : 1
=========================================================================

Device utilization summary:
---------------------------

Selected Device : 2s15cs144-6

Number of bonded IOBs: 19 out of 90 21%


=========================================================================
TIMING REPORT

NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.
FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT
GENERATED AFTER PLACE-and-ROUTE.

Clock Information:
------------------
No clock signals found in this design

Timing Summary:
---------------
Speed Grade: -6

Minimum period: No path found
Minimum input arrival time before clock: No path found
Maximum output required time after clock: No path found
Maximum combinational path delay: 5.703ns

Timing Detail:
--------------
All values displayed in nanoseconds (ns)

-------------------------------------------------------------------------
Timing constraint: Default path analysis
Delay: 5.703ns (Levels of Logic = 1)
Source: U1:Q<15> (PAD)
Destination: BusOutput0<15> (PAD)

Data Path: U1:Q<15> to BusOutput0<15>
Gate Net
Cell:in->out fanout Delay Delay Logical Name (Net Name)
---------------------------------------- ------------
SR16CE:Q<15> 1 0.000 1.035 U1 (BusOutput0_15_OBUF)
OBUF:I->O 4.668 BusOutput0_15_OBUF (BusOutput0<15>)
----------------------------------------
Total 5.703ns (4.668ns logic, 1.035ns route)
(81.9% logic, 18.1% route)

=========================================================================

[des00]

ГЫ Да входов выходов небыло - думал автоматически добавляет (галочка то стоит). Вот: (скажите - какая максимальная частота на которой он может работать ?)

=========================================================================
*                            Final Report                              *
=========================================================================
Final Results
RTL Top Level Output File Name    : jjj.ngr
Top Level Output File Name        : jjj
Output Format                      : NGC
Optimization Goal                  : speed
Keep Hierarchy                    : no

Design Statistics
# IOs                              : 19

Cell Usage :
# BELS                            : 1
#      GND                        : 1
# IO Buffers                      : 19
#      IBUF                        : 3
#      OBUF                        : 16
# Others                          : 1
#      SR16CE                      : 1
=========================================================================

Device utilization summary:
---------------------------

Selected Device : 2s15cs144-6

Number of bonded IOBs:                19  out of    90    21% 


=========================================================================
TIMING REPORT

NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.
      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT
      GENERATED AFTER PLACE-and-ROUTE.

Clock Information:
------------------
No clock signals found in this design

Timing Summary:
---------------
Speed Grade: -6

  Minimum period: No path found
  Minimum input arrival time before clock: No path found
  Maximum output required time after clock: No path found
  Maximum combinational path delay: 5.703ns

Timing Detail:
--------------
All values displayed in nanoseconds (ns)

-------------------------------------------------------------------------
Timing constraint: Default path analysis
Delay:              5.703ns (Levels of Logic = 1)
  Source:            U1:Q<15> (PAD)
  Destination:      BusOutput0<15> (PAD)

  Data Path: U1:Q<15> to BusOutput0<15>
                                Gate    Net
    Cell:in->out      fanout  Delay  Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
    SR16CE:Q<15>          1  0.000  1.035  U1 (BusOutput0_15_OBUF)
    OBUF:I->O                4.668          BusOutput0_15_OBUF (BusOutput0<15>)
    ----------------------------------------
    Total                      5.703ns (4.668ns logic, 1.035ns route)
                                      (81.9% logic, 18.1% route)

=========================================================================

нуу блин, смотря что вкладывать в понятние "максимальная частота"
если имееться в виду тактовая, то у вас нет регистровых передач, поэтому нужно лезть в даташит и смотреть на тайминги самой фпга.
Если вкладывать в понятие "максимальной частоты" то что получаеться за счет задержек сигнала, то 5.703ns.
а еще лучше приведите код
посмотреть нужно что вы там наворотили