Здравствуйте.
Собственно задача такова => с ADC идёт поток данных и есть ДНУ - которым мы задаём наш порог..
Нужно иметь до сигнала с ДНУ и после сигнала с ДНУ одинаковое кол-во отсчётов.
Применяю alt_taps -2 штуки. Объём их фиксирован с начала. Между alt_taps стоит мультиплексер, который при приходе сигнала с ДНУ начинает пропускать данные во второй alt_taps.
Однако есть нъюанс - если поднять порог ДНУ высоко(чтоб не ловить всяческие шумы) то сигнал с него будет очень коротким и что самое главное - сигнал по своей сути
асинхронен к клоку, что заходит на ADC и в этом беда..
Обрисовал картинку внизу:
Сигнал с ДНУ может возникнуть и сбросится за долго до rising_edge(Input_clock) или будет импульс до falling_edge(Input_clock) - ну в обсчем суть думаю обрисовал.
Первая идея конечно - загнать сигнал с ДНУ как клоковый в тригер и таким образом защёлкнуть его. Сие в принципе не есть гут, как уже неоднократно обсуждалось, потому хотелось бы как то уйти от этого....
Есть у кого какие идеи как это можно реализовать корректно чтоб не пропускать отсчёты и не заводить сигнал с ДНУ как клоковый ??
Есть мысля перегонять его в Input_clock клоковый домен и там смотреть , но тогда нужно будет иметь ситуацию когда сигнал возникает до rising_edge(Input_clock) и гасится гораздо позже .... Такое в принципе при высоком уровне на ДНУ можно очень долго ждать............
Асинхронный сигнал с ДНУ и синхронная оцифровка данных, как правильней реализоватьв FPGA..
Jul 30 2008, 11:56
