ТРАНСЛЯЦИЯ ПАРАЛЛЕЛЬНОЙ ШИНЫ В LVDS Опции

[Ariel]

Я новичок в FPGA, так что сильно не бейте за глупый вопрос.
Возникла необходимость сделать на FPGA ALTERA преобразователь четырех 40 разрядных параллельных шин данных в сигналы LVDS и обратного восстановления этих же шин на выходе. То есть должно быть 2 FPGA: шифратор и дешифратор. Максимальная частота параллельной шины 225 mGz (сигнал с выхода Sii9135 от SILICON IMAGE). Начальство хочет применить FPGA серии CYCLON3 (EP3C16F484C8N), для которых в даташит указано: dedicated diff. output drivers can transmit at up to 840 Mbps.
Вопрос: сколько дифференциальных линий LVDS необходимо для такого преобразования? И нет ли другой серии ALTERA, которая лучше подходит для такой задачи (меньше нужно линий LVDS), а по цене не дороже (или ненамного дороже EP3C16F484C8N)?
Как я понимаю, для такой задачи можно применить стандартую мегафункцию квартуса SERDES?

[aaarrr]

Вопрос: сколько дифференциальных линий LVDS необходимо для такого преобразования?

225MHz * 40bits * 4 = 36000MBits/s (Что же Вы с таким потоком делать собираетесь?)
36000 / 840 = 43 пары.

Вот только не понимаю, зачем использовать FPGA в качестве SERDES'ов, когда есть готовые решения с лучшими возможностями.