Вопрос по XCR3064, глупая ситуация Опции

[Саша Z]

Чего-то уткнулся рогом в довольно глупую ситуацию:
есть борд (подрядчика), на нам маленький CPLD XIlinxа: XCR3064CS48.
В ней элементарная маленькая логика (3-4 and, 4-5 инверторов, 1 pull-down)
3 входа, 4 выхода. Выхода драйвят чип А3901 (motor drive).

Странность в том что при включении питания на выходах возникают сигналы (2 из 4х выходов прыгают в "1") при том что входа остаются в '0'. По началу думал что включены внутренние pull-ups по входам они и дергают выхода вверх через логику, но подрядчик божится что внутренние pull-ups не сконфигурированы. (у меня кода нет, точнее схемы - он рисуетм не кодирует).
Смотрю datasheet A3901 - у него входа вроде тоже не имеют внутренних pull-ups, т.е. вроде нечему выхода дергать в '1' по включению питания....но увы это происходит.
Может кто работал с этим CPLD и знает то чего я не знаю что может привести к такому результату ?

Сейчас сделал такой эксперемент: стер все содержимое CPLD и включил в таком состянии - все 4 выхода сразу-же дернулись в '1' по включению питания.

В datasheet данного CPLD ночего не говориться об внутренних pull-ups, упоминатся внутренние pull-downы но в контексте не использованных входов.

Может ли быть что там какие-нить pull-upы на оговоренных конфигурацией выходах ?

Сейчас читаю еще раз datasheet - пишется что по выходам macrocells есть CT0, CT1 сигналы управления Rreset/Reset по выходу. Эти Rreset/Reset могут быть disabled. Однако говориться о
том что proper power-on Reset дивайса ставит macrocells в "zero" состояние. У самого чипа не вижу dedicated Reset входов (да и в схеме борта нет). Как тогда контролируется power-on reset ? Как контролировать CT0-5 terms microcellов ? Делается ли это автоматически синтезатором если в коде оговорены данные conditions или делается constrainтами ?

Спасибо.

[Саша Z]

Спасибо всем, просмотрю доки.

Чего хотел добиться ? Понять почему выхода драйвятся в 1 когда входа не должны это делать. Т.е. вполне вероятно что что-то дергает выходы по подаче питания вне зависимости от входов.

Просмотрю доки, может ситуация прояснится.
Подрядчик коротый проэктировал борд и данный CPLD делал это не кодом VHDL или Verilog а схемно (т.е. гейтами). Там я не видел ничего насчет power-up reset и управления preset/reset macrocellами.

[sazh]

Спасибо всем, просмотрю доки.

Чего хотел добиться ? Понять почему выхода драйвятся в 1 когда входа не должны это делать. Т.е. вполне вероятно что что-то дергает выходы по подаче питания вне зависимости от входов.

Просмотрю доки, может ситуация прояснится.
Подрядчик коротый проэктировал борд и данный CPLD делал это не кодом VHDL или Verilog а схемно (т.е. гейтами). Там я не видел ничего насчет power-up reset и управления preset/reset macrocellами.

Ссылки на схемный ввод не корректы. Работать в графике примитивами еще проще. Тем более и схемное решение можно в rtl посмотреть. Естественно пакет нужен.

Реализванная функция на логике работает или не работает. Интересно все ж таки.

[Саша Z]

Ссылки на схемный ввод не корректы. Работать в графике примитивами еще проще. Тем более и схемное решение можно в rtl посмотреть. Естественно пакет нужен.

Реализванная функция на логике работает или не работает. Интересно все ж таки.

Дык я ссылок никаких не давал...
Проблема в том что конрактор не работает в стандартных рыночных софтах брендов (ISE, Quartus, ispLever, Orcad, Altium и т.д.) а сделал свой схемный редактор и в него, по договоренности с Xilinxом сделал графический редактор Xilinxовых FPGA/CPLD. Т.е. он не пишет код а рисует и затем синтезит и т.д. из него. У меня есть схемное построение CPLD его, но не имею понятия насчет всего что вокруг (того чт обычно принято задавать в конфигурации contrains и т.д., включая например глобальные сигналы, внутренние pull-ups/downs, специфика timingово раутинга и т.д.).
Связи у нас с контрактором не очень... (были проблемы с ним), посему добиться четкой кооперации с ним не легко. Пытаюсь сам понять проблему и тогда им точно указать что проверить у них в дизайне.

Хотя, честно говоря очень хочется плюнуть и самому написать VHLDем, код то будет элементарен, пол страницы. Но затем нужно будет правильно сконфигурировать данный CPLD. У меня ISE WebPack (ибо мы сидим на Латтисе), покя не знаком со средой.