Почему падает сигнал LOCK блока DCM? Опции

[maphin]

Кристал Virtex2-3000-4c, степень заполнения 99%, из них 93% тгиггеры.
Блок DCM на входе 25МГц, на выходе 100МГц, обратная связь по CLK0, сброс не использован.
При работе схемы, т.е. при после сигнала запуска схемы, гаснет светодиод LOCK и потребление тока схемой становится ниже, значения после загрузки конфигурации в ПЛИС.
Кто сталкивался с подобным и каковы возможные причины останова тактовой частоты(сигнал LOCK в "нуле") блока DCM?

[DmitryR]

Блок DCM на входе 25МГц,  сброс не использован.

1. У него граничная частота 24 МГц, поэтому 25 я бы использовать не стал. Просто на всякий случай. Уж больно впритык.
2. Xilinx при использовании CLKFB категорически рекомендует использовать сброс. Я сделал так: поставил счетчик, который тактируется прямо входным сигналом (CLKIN), и, если LOCK=0, то на RST подается импульс. И так пока не залочится. Это может и нехорошо, так как вносит дополнительный скос между реальной частотой и CLKIN (так как увеличивается нагрузка на него), однако не всем важна синхронизация с внешними устройствами, да и выровнять этот скос можно с помощью фиксированного сдвига фазы той же PLL.

[maphin]

Блок DCM на входе 25МГц,  сброс не использован.

1. У него граничная частота 24 МГц, поэтому 25 я бы использовать не стал. Просто на всякий случай. Уж больно впритык.
2. Xilinx при использовании CLKFB категорически рекомендует использовать сброс. Я сделал так: поставил счетчик, который тактируется прямо входным сигналом (CLKIN), и, если LOCK=0, то на RST подается импульс. И так пока не залочится. Это может и нехорошо, так как вносит дополнительный скос между реальной частотой и CLKIN (так как увеличивается нагрузка на него), однако не всем важна синхронизация с внешними устройствами, да и выровнять этот скос можно с помощью фиксированного сдвига фазы той же PLL.

1. При использовании вывода CLKFX как было использовано (см. 1-й пост), работает Digital Frequency Synthesizer (DFS), а унего входная частоста с 1 МГц!
К тому-же плата чужая, перепаивать исходный генератор нельзя.
2. Xilinx категорически рекомендует использовать сброс только при external feedback, о чем выводится предупреждениие при создании DCM с помощью CoreGen, если feedback внутренний, как в данном случае, то выводится сообщение(не предупреждение) что он будет сброшен только после конфигурации.
Идея со сбросом с помощью счетчика мне понравилась! Однако думаю проблема не в этом, т.к. DCM блок заводиться всегда!, но падает LOCK, только в процессе работы схемы и то не сразу.
Скорее всего, действительно проблема в не совсем качесвенном питании, т.к. схема очень много потребляет энергии, что в итоге приводит возможно к некоторой просадке питания.

[DmitryR]

1. При использовании вывода CLKFX как было использовано (см. 1-й пост), работает Digital Frequency Synthesizer (DFS), а унего входная частоста с 1 МГц!

Первый пост гласит

обратная связь по CLK0

а она делается через DLL, у которой 24МГц. 1МГц можно давать, если используется ТОЛЬКО CLKFX.

К тому-же плата чужая, перепаивать исходный генератор нельзя.

Можно поставить каскадом две PLL внутри, в одной через CLKFX без обратной связи поднять эти 25МГц до чего-нибудь надежного, а второй делать все остальное. Я бы, по крайней мере, попробовал, чтобы удостоверится, что проблема не в этом.

но падает LOCK, только в процессе работы схемы и то не сразу.
Скорее всего, действительно проблема в не совсем качесвенном питании, т.к. схема очень много потребляет энергии

А может, греется и теряет LOCK при 25МГц. Ведь при нагреве параметры уплывают существенно.
То, что схема потребляет много энергии в статике, к просадке питания обычно само по себе не приводит. Питание просаживают резкие скачки в потреблении (при одновременном переключении большой шины из все 0 во все 1 или обратно, например). Также это ведет к такому эффекту, как ground bouncing (который не убирается с помощью конденсаторов, как просадка питания). Так как земля у Вас, наверное, на всех одна, ее прыжок из-за IO может действительно убить все остальное, включая и прошивку.