PLL и CycloneII, есть некотрое несоотвествие.. Опции

[Kuzmi4]

Здравствуйте.

Есть устройство такого плана:
NIOSII(с периферией которая требует завода клока 60MHz) + SDRAM (в будущем планируется DRR) + внешний модуль на который нужно заводить те же 60 MHz что и на периферию в ниосе(отдельная от FPGA железка).
Почитал я литературу по этому вопросу и посмотрел в схематик моего девкита:
В сехатике я нашёл что клок на SDRAM с PLL1_OUTp

Я собсно так делал до этого момента:
Выводил на PLL-е клок на SDRAM(с0) и клок на NIOSII (с1) - клок на ниос был внутренний, а SDRAM я выводил на U4 который есть PLL1_OUTp..
Недавно меня заинтересовал такой вопрос - помимо SDRAM, которой я вывожу клок, мне нужно есчё в периферию клок (в NIOSII) и этот же клок наружу с FPGA в железку.
Почитав литературу наткнулся на то, что выводить то можно наружу и в Global Clock Network только с c2 выхода PLL-а

Обратился в альтеровский саппорт - обрисовал им ситуацию - они мне сказали, что можно выводить наружу клоки и с c0 и с c1 - в принципе это не противоречит тому как я делал раньше, однако немного не стыкуется с тем что я вычитал..
Чувствую что сдесь могут возникнуть подводные камни..
Может кто нибудь доходчиво объяснить, а то не хочется наступить на грабли

[Kuzmi4]

2 Postoroniy_V - сегодня пригляжусь внимательнее - но вроде не было...

Та а всё же - как обойтись 1-м PLL - где квартусу это сказать ? ( Я так понял он берёт PLL-и начиная с первого и далее по порядку ??)

А на счёт

..грамотно констрейны написать...

Это вы TimeQuest имеете ввиду ( это когда TCL и с нетами разбираться надо ??) ??
И на счёт грамотно - это как ? Примерчик можно ??

[Postoroniy_V]

2 Postoroniy_V - сегодня пригляжусь внимательнее - но вроде не было...

Та а всё же - как обойтись 1-м PLL - где квартусу это сказать ? ( Я так понял он берёт PLL-и начиная с первого и далее по порядку ??)

А на счёт

Это вы TimeQuest имеете ввиду ( это когда TCL и с нетами разбираться надо ??) ??
И на счёт грамотно - это как ? Примерчик можно ??

сколько инстанций плл столько ква будет "пытаться" реализовать в железе
кроме одного НО. Это когда скажем пара идентичных(идентичный означает одикановые плл, как вы можете знать плл бываеют разные - fast pll, enhanced pll) плл имеет теже настройки - тогда ква может сказать что то типа "pll merged in one".
про констрейны
The quick answer is the QuartusII handbook, volume 3 - Verification, section II - timing analysis.
http://www.altera.com/literature/lit-qts.jsp

The whole handbook is 31 MB and has plenty of detail. Keep in mind the synthesis, place and route engines have plenty of discussion about meeting timing, because much of that is timing driven. Timing Analysis is separate. Also be mindfull that there are two paths to go down for timing analysis, classic and TimeQuest. Choose up front which way to go. If you only want some basics, like global clock domains, clock-to-out's, and Tsu's, Classic is fast and easy. If you want more in depth, TimeQuest has the power.
отсюда
http://www.alteraforum.com/forum/showthread.php?t=435