Как в один банк I/O в CycloneII завести LVDS и LVTTL? Опции

[slog]

Не могу решить проблему

Используется EP2C35F484.
Банк 1 используется для ввода LVDS сигналов и питается от 2.5v.
В этом же банке находится пин CLK_2, на который заведён LVTTL сигнал с уровнем 3.3v от внешнего тактового генератора, для тактирования PLL1.
Quartus не даёт так делать и выдаёт ошибку, потому что не-дифференциальный сигнал должен быть не ближе 4-х пинов к дифференциальному. В BGA корпусе CLK_2 занимает пин М1, квартус ругается на близость к М5 и М6, на которых LVDS. Если квартус обмануть и сказать что на CLK_2 подаётся дифференциальный LVDS, то всё компилируется и даже работает в железе, но это вроде не правильно на LVDS вод подавать LVTTL. Пины переназначить не могу, потому что так уже сделано в работающем устройстве. Возможности узнать как там сделано нет. А я вот не соображу как же это объяснить квартусу. Помогайте

[slog]

Вообщем да, ничего страшного в подаче 3.3в на 2.5в банк нет. Смотрим CycloneII device handbook, Section IV, раздел CycloneII I/O Banks, таблицу 10–4. Да и квартус ругается не на вольты, а на близость к дифференциальному сигналу. В том же даташите написано "Single-ended inputs can be no closer than four pads away from an LVDS I/O pad." Это сделано с целью сохранения приемлемого уровня шумов на Vccio.

У меня вот ещё такая проблемка - этот LVTTL идёт на вход inclk0 PLL, а выход С2 этой PLL идёт наружу в виде LVDS. И квартусу это не нравится, выдаёт warning что у них различные стандарты. Вот такая фигня:
Warning: Input clock pin "clk25_2" (feeds inclk port of enhanced PLL "pll:PLL_1|altpll:altpll_component|pll") and output pin "ADC1CLK" (the compensated clock output) have different I/O standards, 3.3-V LVTTL and LVDS

Чем это чревато и как от этого Warning-a избавиться?