Языки описания свойств аппаратуры, PSL/Sugar, SystemVerilog, OVL Опции

[CaPpuCcino]

Лично у меня есть заинтересованность в применении языков описания свойств аппаратуры (ЯОСА) для проектирования на ПЛИС. Сам я несколько лет назад ознакомился с данными языками, но отсутствие доступных инструментов для их использования при проектировании и, как следствие, практических навыков применения, не позволило мне в полной мере овладеть данной технологией. Более того, существенная разница понятий языков описаний свойств и традиционных языков программирования и проектирования затрудняет понимание и корректное использование ЯОСА.

В последние годы с интеграцией данной технологии в наиболее популярные среды моделирования, а также объединение языков описания аппаратуры с верификационными и спецификационными языками (интеграция PSL в VHDL; свойства, утверждения и покрытие в SystemVerilog), этот экзотический инструмент(ЯОСА) стал доступен большому кругу разработчиков. В то же время в российском сегменте сети информация по данной технологии практически отсутствует, что препятствует популяризации оной в нашей стране. Хотелось бы исправить этот досадный недочёт и надеяться, что участники форума разделят моё желание.

Предлагаю сосредоточить в данной теме все вопросы связанные с этими языками, включая обсуждение литературы, синтаксиса, применения.
Знаю, что на форуме есть специалисты использующие данные языки в своих проектах. Надеюсь они смогут помочь начинающим в данной области.

[maksya]

С небольшой задержкой, но все-же =) Статья посвящена открытой библиотеке верификации OVL. Опубликована в журнале "Компоненты и Технологии" (www.kit-e.ru).

Любые конструктивные замечания или комментарии приветствуются!

Прикрепленные файлы

 OVL__part_1_.pdf ( 340.34 килобайт ) Кол-во скачиваний: 537
 OVL__part_2_.pdf ( 170.3 килобайт ) Кол-во скачиваний: 495

 

[des00]

С небольшой задержкой, но все-же =) Статья посвящена открытой библиотеке верификации OVL. Опубликована в журнале "Компоненты и Технологии" (www.kit-e.ru).

Любые конструктивные замечания или комментарии приветствуются!

Если вам интересно мое мнение, то :

часть 1 мне показалась излишне перегруженной кодом. Отрадно конечно что вы не копируете верилоговские описания примеров, а делаете свои собственные на вхдл, но 2 из 5 ти страниц статьи занятых кодом ИМХО это слишком. Лучше дайте тогда уж ссылки на вашу вхдл версию, а в статье оставьте только ключевые моменты. Ну и на сайте верилог пример бы не помешал.

часть 2 мне понравилось как написана, кроме последнего раздела "Некоторые современные тенденции развития языков описания и верификации аппаратуры". Этот раздел дан как то скомкано и сильно поверхностно, особенно что касается верификационых возможностей System Verilog.

Prequel about PSL:

Статья про PSL хорошо написана, но начиная со страницы №3, параграф "Определения и структура языка" текст стал "резать меня по ушам".

Насколько я помню из курса в универе и прочитанных книг раздел математики называется
"Булева алгебра", а не "Булевская алгебра". И многочисленные фразы в тексте вида "булевских выражений", звучат как то не так. Да при топорном переводе с английского "boolean equation", так и подмывает сказать булевское выражение но ИМХО это не верно и не должно идти в печатные издания.

Возможно я ошибаюсь и более опытные товарищи меня поправят.

И чем вам не угодило слово "логический", в том же перечислении уровней :

Структурно язык PSL разбит на 4 четко выраженных уровня:
булевский уровень (boolean layer);
временной уровень (temporal layer);
уровень верификации (verification layer);
уровень моделирования (modeling layer).

ИМХО тут более красиво и правильно было бы использовать "логический уровень", "уровень описания логики" и т.д.

потом вы сначала называете третий уровень как "уровень верификации", а потом описываете его в разделе "Верификационный уровень". Такие явные косяки ИМХО подчеркивают неаккуратность и спешку в подготовке материала.

Удачи!!!