Правильный edge detection (VHDL) Опции

[AndriyG]

Всем привет!

какой самый честный метод детекции фронтов сигналов заводящихся на от внешних устройств?
Сам использую 2 тригера

---->[T0]--"1"-->[T1]--"0"-->

когда выход Т1 = "0" и выход Т0 = "1" решаю что rising edge

Есть ли проще/более правильное решение?

[makc]

Правильно будет использовать три триггера: первые два образуют классический синхронизатор, третий используется для определения фронта. В Вашем варианте возможный проблемы, т.к. первый триггер может оказаться в метастабильном состоянии.

[AndriyG]

Правильно будет использовать три триггера: первые два образуют классический синхронизатор, третий используется для определения фронта. В Вашем варианте возможный проблемы, т.к. первый триггер может оказаться в метастабильном состоянии.

Ок, я использовал 3 и 2 тригера, при двух вероятность метастабильности возрастает. Ладно, буду впреть везде ставить 3.
Кстати при заводе внешних клока + логика + данные хорошо бы их заводить через один регистр. Чето я в спартане не нашел примитива подходящего.
сообразить регистр на VHDL ? Тогда важно чтобы при разводке все тригера лягли близко друг от друга. Как Вы поступаете?

Спасибо!

[iosifk]

я в спартане не нашел примитива подходящего.

Посмотрите шаблоны в ISE, там должен быть синхронизатор, который используется при пересечении клоковых доменов.