Tri-state насколько опасно? Опции

[-=Vitaly=-]

Здравствуйте !

Делаю АСИК и имею память 8 бит х 110, которая вычитывается по SPI, . Выходы 110 флопиков висят на шине с три-стейтом, когда надо какой-либо вычитать я выставляю адрес и подключаю один из флопов и далее мультиплексором выставляю на MISO побитно данные подключенного флопа.

1. Как быть с тестируемостью ? Тетрамакс или Енкоунтер Тест переварят такую конструкцию?
2. Будут ли проблемы при смене адреса, т. е. нужно ли сначала ставить один адрес, вычитывать, потом переводить в третье состояние, потом ставить другой адрес, вычитывать и т.д. Или просто менять по фронту адрес?
3. Как можно по-другому хорошо разрешить эту ситуацию не используя буферов с третьим состоянием?
4. По какой причине в АСИКсах стараются не использовать буферы с третьим состоянием?

Заранее спасибо!

[vechnost]

Na skolko ya videl, tri-state v standard cell asic prakticheski nigde ne polzuyutsya, daze yesli yest v biblioteke. Nekotorie tuli ih ponimayut, nekotorie net. Vot neskolko problem s tri-state-ami:

1. Pri start-upe sostoyanie flop-vo kotorie drive-yat tristate enable ne vozmozno znat esli u nih sinhronniy reset, znacit nuzno ispolzovat asinhrnoniy kotoriy nepopulyaren izza problem s DFT kotorie on vizivayet.
2. Voobshe, mnogo problem s DFT. V techeniye scan-a flopy kotoriye kontroliruyut tri state enable budut dyorgatsa i mogut vkljucit vise tri-stateov v to ze vremya i vyzvat Vdd->Gnd short.

V principe s nimi legko osibitsya i stoit popitatsya ne ispolzovat.

Ni odna bolshaya kompaniya ih ne polzuyet v standard cell flow proyektah.

[Doka]

1. Pri start-upe sostoyanie flop-vo kotorie drive-yat tristate enable ne vozmozno znat esli u nih sinhronniy reset, znacit nuzno ispolzovat asinhrnoniy kotoriy nepopulyaren izza problem s DFT kotorie on vizivayet.
2. Voobshe, mnogo problem s DFT. V techeniye scan-a flopy kotoriye kontroliruyut tri state enable budut dyorgatsa i mogut vkljucit vise tri-stateov v to ze vremya i vyzvat Vdd->Gnd short.

это решаемо в рамках того же DFT:
1. как правило вводится тестовый ресет для всей асинхронщины (не зависит от наличия/отсутствия tri-state prim) и при test_mode управление сбросом - от него.
2. как правило в test_mode вводится дополнительный сигнал, которым принудительно управляют всеми тристабильными буферами ( как правило это внешние ножки, но думаю что для внутренних tri-state можно тоже ввести сигнал, подобный этому - тем самым предохранив себя от конфиликтов)