Эффективность DMA в SAM7, Выделено из "ARM много,..." Опции

[Proton]

В своё время стоял перед выбором между SAM7 и LPC, решающим стало наличие DMA у SAM7. До этого работал с DSP и уже с трудом представляю как без него(DMA) обходиться.

[zltigo]

Обычный уарт. Который заодно и грузит. Ну очень удобно.

Обычный UART, который заодно и очень удобно грузит, естественно, есть и у LPC2000 . Остальное маркетинговый понос не заслуживающий цитирования.

При 5-и тактах на слово и 20Мбит скорости будет занято 5.7% полосы шины.

Нет, ведь предаваться будет НЕ по 32bitа, а по 8...16bit. FIFO-то у SAM7 нет.... Кстати, еще о шине Flash ведь не оаботает на 55MHz/18ns - там еще пару waitstates - ой что с пропускной способностью становится....

MAC висит на AHB.

Не спорю, я уже писал "там по невнятной ATmel картинки вроде мимо APB есть канал"

Давайте-ка я тесты проведу, уже самому интересно стало.

Очень интересно! У меня ничего SAM7 никода не было живьем, посему действительно интересно реальное положение дел.

[singlskv]

Кстати, еще о шине Flash ведь не оаботает на 55MHz/18ns - там еще пару waitstates - ой что с пропускной способностью становится....

А это-то как повлияет ?
Еще не готов, шину не захватывает...

[zltigo]

Еще не готов, шину не захватывает...

Причем тут захватывает? Пропускная полоса шины в разы падает при обращении к Flash.

[singlskv]

Причем тут захватывает? Пропускная полоса шины в разы падает при обращении к Flash.

Пропускная полоса чего падает в разы ?
Мы вроде как говорили об обмене между SRAM и переферией по DMA ?
При чем здесь доступ к флеш ?

[zltigo]

Мы вроде как говорили об обмене между SRAM и переферией по DMA ?

Говорим о том сколько остается от пропускной способности шины.

[singlskv]

Говорим о том сколько остается от пропускной способности шины.

То есть Вы согласны что ДМА лишнего не отожрет, и разговор только о
том что у SAM7 флеш не слишком быстрая(правда в разы..., это как-то слишком громко было
сказанно )

[zltigo]

правда в разы..., это как-то слишком громко было
сказанно )

Именно в разы +1 WS - в два раза +2WS в три раза...

[singlskv]

Именно в разы +1 WS - в два раза +2WS в три раза...

Выкладывайте тест когда будет как минимум в 3 раза, протестирую...

[zltigo]

Выкладывайте тест когда будет как минимум в 3 раза, протестирую...

Тестировать незачем. Это физическая сущность . Нужны WS - стоим и ждем.

В документации написано:
Single Cycle Access at Up to 30 MHz in Worst Case Conditions

Радует! LPC только за счет своей 128битности вытягивает скорость. Только интерсно тогда отчего они на числе 55MHz остановились?

CODE...

Я тестику реализма прибавлю самую малость. Проверите?

zltigo я уже приводил пример в другой ветке когда доступ к флеш
у Renesas 12,5ns , сейчас у них уже 10ns, так что 36ns не есть что-то особенное,

Верю, верю, просто SAM7 совершенно массовый дешевый контролер, а массовая Flash нынче отнюдь не 10-12-30ns.

[aaarrr]

Радует! LPC только за счет своей 128битности вытягивает скорость. Только интерсно тогда отчего они на числе 55MHz остановились?

Мне тоже не понятно. Где-то случился затык, и отнюдь не во флеш. Предыдущие ARM7 у них были и на 66MHz.

Я тестику реализма прибавлю самую малость. Проверите?

Пожалуйста.

[zltigo]

Пожалуйста.

Как скучно оказывается всухую писать . Просьба для начала заменить nop-овский цикл на такое:

Код

volatile u_int b = 0x800;
volatile u_int c = 0;
volatile u_int d = 0;
    do
    {
        c = AT91C_BASE_TCB->TCB_TC0.TC_CV;
        d += c;
        
    } while(--b );
    a = AT91C_BASE_TCB->TCB_TC0.TC_CV - a;
    dprintf("t=%d\r\n", a);
    d = d;

Интересен Flash, 55MHz, ARM mode.

Тема сама по себе интересная получается.

Естественно!

[aaarrr]

Как скучно оказывается всухую писать . Просьба для начала заменить nop-овский цикл на такое:
Интересен Flash, 55MHz, ARM mode.

Сделано.

Flash 1WS:

Код

ошибка

RAM 0WS:

Код

ошибка

Числа - это количество тактов на выполнение (выход * 8).
Время симулятора для случая RAM 0WS PDC Idle: 16382

[zltigo]

Сделано.

Очень интересный результат! Похоже сегмент шины с Flash как-то изолируем, что позволяет по хозяйски распоряжаться неизбежным 50% простоем ядра при доступе к Flash для доступа DMA к RAM.
А 30MHz и 0WS из Flash еще пожалуйста!