как умножить частоту CLK Опции

[Ariel]

Помогите новичку.
Задача-сделать на FPGA XILINX преобразователь параллельной шины в некоторое количество сигналов LVDS, то есть несколько обычных регистров с параллельной загрузкой и последовательным выводом.
Вопрос. Для тактирования этих регистров нужна частота в 1.5 раза больше, чем клок, который поступает на вход (частота клока на входе может быть от 25 до 165 mHz, частота данных параллельной шины в 2 раза меньше, то есть на каждый бит данных приходится один перепад клока) . Как, используя встроенный DCM, получить эту частоту, то есть поделить CLK на 2 и умножить на 3? Вообще, как описываются операции с PCM? должен ли это быть какой-то модуль на VHDL или это делается как-то иначе?
Заранее благодарен за помощь.

[Sergei_Ilchenko]

FPGA какой?
И самое странное про 1,5... но это потом.

[Ariel]

FPGA какой?
И самое странное про 1,5... но это потом.

SPARTAN 3A XC3S50A