непонятки с симплифай и, FIFO16 на v4 Опции

[des00]

Добрый день господа!

есть двухклоковый дизайн 1 частота ~30MHz, другая 100/200MHz.
развязанный между собой 2 ФИФО. Сигналы чтения, записи по клок доменам разнесены правильно (проверил раз на 10, да и в железе работатет).
Констрейны сиплифаю прописаны тоже, вроде бы, в соответсвии с требованиями документации.

Проблема в том, что симплифай находит дополнительную частоту (system), по сигалам записи, чтения со стороны более высокой частоты.
Причем на RTL ее нет, латчей на этим сигналам (записи, чтения) тоже нет.

В чем может быть проблема ?

[vetal]

У меня на разных версиях synplify обработка ведется нормально, исчезает/появляется в отчете этот параметр.
Галка работает не с библиотечными элементами эвв(физическими), а со входами и выходами модуля(логическими).
Рекомендую сделать тестовый проект, со схемой чуть сложнее инвертора, и проанализировать результат.
При работайщей опции считается что у вас на входе и выходе модуля стоят регистры, и тактируются некоторым виртуальным тактовым сигналом, значение которого и появляется в отчете. Это позволяет определить максимальную частоту системы, в которой вообще нет ни одного триггера.

[des00]

У меня на разных версиях synplify обработка ведется нормально, исчезает/появляется в отчете этот параметр.
Галка работает не с библиотечными элементами эвв(физическими), а со входами и выходами модуля(логическими).
Рекомендую сделать тестовый проект, со схемой чуть сложнее инвертора, и проанализировать результат.
При работайщей опции считается что у вас на входе и выходе модуля стоят регистры, и тактируются некоторым виртуальным тактовым сигналом, значение которого и появляется в отчете. Это позволяет определить максимальную частоту системы, в которой вообще нет ни одного триггера.

Спасибо за разьяснение.
Обязательно попробую, вот только симплифай переставлю, что то у моего ИМХО башню сорвало,
рабочий проект не работают, весят в разы больше, левые клоки вылезли ....
похоже умирает он у меня

завтра результаты сообщу