непонятки с симплифай и, FIFO16 на v4 Опции

[des00]

Добрый день господа!

есть двухклоковый дизайн 1 частота ~30MHz, другая 100/200MHz.
развязанный между собой 2 ФИФО. Сигналы чтения, записи по клок доменам разнесены правильно (проверил раз на 10, да и в железе работатет).
Констрейны сиплифаю прописаны тоже, вроде бы, в соответсвии с требованиями документации.

Проблема в том, что симплифай находит дополнительную частоту (system), по сигалам записи, чтения со стороны более высокой частоты.
Причем на RTL ее нет, латчей на этим сигналам (записи, чтения) тоже нет.

В чем может быть проблема ?

[vetal]

Появление system frequency обусловлено наличием черного ящика под именем fifo16.
Synplify не может корректно просчитать частоты и задержки этого блока, он так же не знает как ваши клоки взаимодействуют с прочими выводами этого компонента, т.к. для него нет модели. Вследствие чего он и подставляет виртуальный клоск.

Будьте внимательны у вас там rs триггер появился на выводе USB_FA1, он может испортить времянку.

[des00]

Появление system frequency обусловлено наличием черного ящика под именем fifo16.
Synplify не может корректно просчитать частоты и задержки этого блока, он так же не знает как ваши клоки взаимодействуют с прочими  выводами этого компонента, т.к. для него нет модели. Вследствие чего он и подставляет виртуальный клоск.

Будьте внимательны у вас там rs триггер появился на выводе USB_FA1, он может испортить времянку.

Спасибо.
Начет РС тригера я знаю , но на частотах до 30 МГц это не критично