LPC файлы в прощкт или сорсы VHDL ?, Что добавляется в проэкт: LPC или VHD ? Опции

[Саша Z]

В прощкте использую генерируемые коры памяти и PLLей. Работаю с Латисе (ispLever).
После конфигурации кора в IPexpressе, он опционально генерирует LPC файл который автоматов добавляет в проэкт. Так-же генерируется VHDL сорс кора.
Я стыкую все это в top модуле (тоже VHDL), т.е. все VHDL модули стыкуются посредством components instantiation и так формирую проэкт. С другой стороны в проэкте уже существуют LPC файлы генерированных модулей. При сборке проэкта получаю предупреждение может быть проблема в интерпретации ибо у меня в проэкте присутствуют и LPC и VHDL файлы одного и того-же имени (сгенерированые коры).

Как правильно понимать наличие LPC ? Заменяет ли LPC файл сгенерированного кора его VHDL сорс в сборке проэкта ?
Или-же если я его са собираю в top модуле (в коде VHDL) из сгенерированных VHDL модулей, может быть LPC файлы излишни и их лучше убрать из проэкта ?

Спасибо.

[cupertino]

В прощкте использую генерируемые коры памяти и PLLей. Работаю с Латисе (ispLever).
После конфигурации кора в IPexpressе, он опционально генерирует LPC файл который автоматов добавляет в проэкт. Так-же генерируется VHDL сорс кора.
Я стыкую все это в top модуле (тоже VHDL), т.е. все VHDL модули стыкуются посредством components instantiation и так формирую проэкт. С другой стороны в проэкте уже существуют LPC файлы генерированных модулей. При сборке проэкта получаю предупреждение может быть проблема в интерпретации ибо у меня в проэкте присутствуют и LPC и VHDL файлы одного и того-же имени (сгенерированые коры).

Как правильно понимать наличие LPC ? Заменяет ли LPC файл сгенерированного кора его VHDL сорс в сборке проэкта ?
Или-же если я его са собираю в top модуле (в коде VHDL) из сгенерированных VHDL модулей, может быть LPC файлы излишни и их лучше убрать из проэкта ?

Спасибо.

Только Verilog (VHDL). LPC используется IPexpress для регенерации кора с какими-нибудь изменениями (чтобы не начинать все с нуля)