Глобальный clock в Xilinx Опции

[dsmv]

Есть проблема:
ПЛИС Xilinx Spartan-3, ISE 7.3
На вход подаётся шина данных и тактовый сигнал 200 MHz. Все эти сигналы
поступают на узел перепаковки, который расположен рядом с входными ножками. При разводки в ISE 6.2 всё нормально. А вот ISE 7.3 упорно помещает тактовый сигнал на глобальную линию. Соответственно он тянется в середину ПЛИС и возвращается обратно. Мне это не нужно.

Вопрос: Как запретить перевод тактового сигнала на глобальную линию ?

[BSV]

IMHO, трассировщик все делает правильно. Только при такой разводке тактовых сигналов будут приблизительно одинаковыми задержки до всех их нагрузок внутри кристалла.

А что Вы имеете в виду под термином "Узел перепаковки"? И ISE, наверно, не 7.3, а все-таки 7.1.03?