Проблема синтеза под Altera, Не моделируется синтезированная схема Опции

[White]

Дроброго времени суток.

Если кто может-помогите
Проблема вот в чем:
Есть код на VHDL. Вот он:

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.std_logic_arith.all;



entity imit is
  port(
  clk : in STD_LOGIC;
  enable : in STD_LOGIC;
  synh_out : out STD_LOGIC;
  data_strob : out STD_LOGIC;
  data_out : out STD_LOGIC_VECTOR(31 downto 0)
      );
end imit;

--}} End of automatically maintained section

architecture rl of imit is
constant t_min:integer:=100; --100 ns

begin

p1: process (clk, enable) 

constant temp1:STD_LOGIC_VECTOR(31 downto 0):=B"00000001100000000110010000110011";
constant temp2:STD_LOGIC_VECTOR(31 downto 24):=X"02";
constant temp3:STD_LOGIC_VECTOR(31 downto 0):=B"00000011000000010000001010111100";
constant temp4:STD_LOGIC_VECTOR(31 downto 0):=B"11100100000000000000000000001000";

variable count_temp:integer range 0 to 256 :=0;
variable t1:integer:=750;
variable temp:integer range 0 to 16777215 :=0;
variable num:integer range 0 to 32;


begin
  if enable='0' then
  count_temp:=0;
  t1:=750;
  data_out<=(others=>'0');
  data_strob<='1';
  synh_out<='1';
  temp:=0;
  num:=0;

  else
    if clk'event and clk='1' then  --CLK rising edge
    count_temp:=count_temp+1;
    end if;
    if clk'event and clk='0' then
    case count_temp is
      when 1 =>data_strob<='0';
      when 2 =>synh_out<='0';
        data_out<=temp1;
      when 3 => synh_out<='1';
      when 4 =>synh_out<='0'; 
      ------------------------
        temp:=temp+t1;
        data_out<=temp2 & CONV_STD_LOGIC_VECTOR(temp,24);
        num:=num+1;
        if t1 = 750 and num = 20 then
        t1:=1000;
        num:=0;
        elsif t1=1000 and num=20 then
          t1:=750;
          num:=0;
        end if;
     
      ------------------------
      when 5 => synh_out<='1';
      when 6 =>synh_out<='0';
        data_out<=temp3;
      when 7 => synh_out<='1';
      when 8 =>synh_out<='0';
        data_out<=temp4;
      when 9 => synh_out<='1';
      when 11 =>data_strob<='1';
      when 150 => if t1=750 then
          count_temp:=0;
        end if;
      when 200 => if t1=1000 then
          count_temp:=0;
        end if;
      when others => null;
    end case;
    end if;
  end if;
  end process p1; 
end rl;

он замечательно моделируется в A-HDL но при попытке моделировать синтезированое устройство в Quartus не чего не происходит т е результате состояния выходов не меняются. ПЛИС-MAX 7000S
Вообщем вопрос что я делаю не так, и если объяснять долго то где посмотреть.

PS До этого с ПЛИС не работал. Так что сильно не бейте

[White]

2 Vetal

White: добавьте следующие строчки между "архитектурой и begin" или в "секции entity после портов, перед закрытием entity"


attribute preserve: boolean;
attribute preserve of data_out: signal is true;
attribute preserve of data_strob: signal is true;
attribute preserve of synh_out: signal is true;

а что это если не секрет? что это должно дать?

2 des00

Если это секция generic , то задайте лучше integer

а что это изменит ? в бинарном виде мне в данном случае удобнее записывать.

лучше сделать
CODE

signal count_temp : std_logic_vector(9 downto 0); -- 0 to 2*10-1
signal count_end : std_logic;

т.к. все равно интеджер будет приведен к стд лоджику а на ваше ограничение 1020 синтезатор "забьет".

можно а можно просто указать нормальное ограничение - 1023, я пробывал и так и так разницы при чистом счетчике не было.

я взял на себя смелость немного подправить ваш код и убрать лишнее

в вашем исправленом коде счетчик проскакивает лишний такт.

В чем минус с точки зрения синтеза, вы как я понял делаете стейт машину на счетчке, хотя я не однократно уже вам говорил, что бы вы воспользовались перечисляемыми типами.

Объясните мне наконец в чем разница будет между тем и тем? а то я действительно не понимаю!

Я тоже немного подправил, что усложняло восприятие кода

Ну моя времянка была уничноженна полностью



Но в принципе идея понятна, единственное что не понятно так это то что присваивать сигналу значение дважды неправильно с моей точки зрения.

ИМХО косяк здесь в том, как раз в состоянии 4, т.к. переменная, в отличие от сигнала изменяться сразу же, а не по eventу, что ИМХО усложняет логику формирования сигнала возбуждения тригеров data_out
data_out <= temp2 & CONV_STD_LOGIC_VECTOR(temp,24);
, тоже самое касаеться переменной num

да вот это похоже на правду надо будет попробывать покрутить

ИМХО на вашем месте я бы еще раз пересмотрел функционирование вашего девайса уже с точки зрения не симуляции, а синтеза и читаемости. Тут есть над чем работать smile.gif

ну с этим трудно спорить Работать всегда есть над чем тем более это первая моя работа с VHDL и ПЛИС. И как связан код и то что будет синтезированно я пока понимаю слабо.

Но в общем в вашей или моей подправленной программе глюки остались теже

2 all Спасибо за потраченое на меня время.

[des00]

а что это изменит ? в бинарном виде мне в данном случае удобнее записывать.

а ничего, писать меньше, не нужно разрядности подсчитывать
хотя кому как, это не парадигма

можно а можно просто указать нормальное ограничение - 1023, я пробывал и так и так разницы при чистом счетчике не было.

асболютно правильно, просто ИМХО если писать хорошо синтезируемый код то по началу лучше делать через std_logic

в вашем исправленом коде счетчик проскакивает лишний такт.

все правильно, потому что на счетчике либо считаем, либо сбрасываем.
а если делаем одновременно то это уже не счетчик а .... суматор с тригером
кроме того да, в случае синхронного сброса, сигнал сброса должен подниматься за 1 такт (еще с кр155).

Объясните мне наконец в чем разница будет между тем и тем? а то я действительно не понимаю!

например
type t_state is (idle, state1, state2, .....);
signal state : t_state;
......
if (in_reset_b = '0') then state <= idle;
elseif (rising_edge(in_clock)) then
case (state) is
......
разница в том, что вам проще писать стейт машину, вы можете "играть" способом кодирования с помошью констрейнов.
и не нужно собирать воедино асинхронный и синхронный сброс на одном и том же счетчике.
.

Ну моя времянка была уничноженна полностью

естественно я не стремился сделатть все как у вас, я просто показал вам как писать, что бы не плодить мнжественных переменных, ВХДЛ и так многословный язык (писать больше чем в верилоге), так зачем писать еще больше.

Но в принципе идея понятна, единственное что не понятно так это то что присваевать сигналу значение неправильно с моей точки зрения.

почему ? сигнал должен измениться по евенту, он и измениться, а как будет сделанно это изменение не волнует. + в асинхронных процессах это хороший способ случайно не наделать латчей.

И как связан код и то что будет синтезированно я пока понимаю слабо.

синтезим симплифаем и в RTL вьвер, рекомендую.

Но в общем в вашей или моей подправленной программе глюки остались теже

естественно зачем мне у вас хлеб отбирать )))