Проблемы со старым проектом в Quartus, перенос проекта из max 2+ в quartus Опции

[_Юра_]

По работе необходимо перенести старый проект сделанный лет 10 назад на FLEX10KE в max 2+ на Cyclone 3. При экспорте проекта в quartus II 7.2 схема перестала работать, компиляция прошла успешно, но проект не заработал на старой плис после программирования, при компиляции в максе и квартусе отличается число используемых логических элементов: 2551/2880 и 2425/2880, в максе и квартусе соответственно, в схему изменения не вносились. В чем может быть проблема?

[_Юра_]

Если проект графический, его нужно весь проверить после конвертации на наличие соединений отрезков цепей, особенно шин. (Если MAX+ допускал обозначение отрезка D0 от шины D[7..0], то у Квартуса это должно быть D[0] от шины D[7..0]). Графический редактор квартуса обрывы цепей или разницу в обозначении отрезков цепей за ошибку не считает, но и задействовать ресурсы не будет.
Если более глубоко, тогда огрехи проектирования. (Смотрите отчет временного анализатора).

После конвертации проекта, все соединения были переименованы в соответствии с правилами квартуса. Былм вычищены все предупреждения. Но и этот проект не заработал. Правда, как мне сказали, один из основных блоков подгонялся для нормальной работы, т.е. ставились элементы задержки LCELL и дополнительные триггеры в цепи управляющих сигналов. Были проблемы с задержками сигналов управления, данный блок работает с процессорами, на которых реализован DDC. Пришли к выводу, что причиной является различные варианты трасировки, и соответсвенно этот блок надо полностью переделывать.
Вопрос вызывает различие используемых логических ячеек в максе и квартусе, в квартусе на 126 меньше, а число используемых пинов 125.

Еще посмотрите, воспринял ли квартус назначение ножек из .acf файла.
Мог и проигнорировать......

Слетела только одна ножка, но ее выставили на свое место.

[sazh]

. Правда, как мне сказали, один из основных блоков подгонялся для нормальной работы, т.е. ставились элементы задержки LCELL и дополнительные триггеры в цепи управляющих сигналов. Пришли к выводу, что причиной является различные варианты трасировки, и соответсвенно этот блок надо полностью переделывать.
Вопрос вызывает различие используемых логических ячеек в максе и квартусе, в квартусе на 126 меньше, а число используемых пинов 125.

конечно lcell не хорошо. Но в вашем случае это и был подгон для различных вариантов трассировки.
(В последнем Максе у фиттера две опции. Макса и Квартуса для привыкания). При конвертации из макса все констрейны игнорируются. Надо по новой в интерпритации квартуса. (У квартуса есть опция инорировать или нет lcell). Не может быть такое различие в используемых ресурсах. Смотрите схему в RTL просмотрщике. И посмотрите в технологическом просмотрщике Post-fittihg, что в действительности получилось. (В квартусе для семейства 10ке должно все получиться). Промоделируйте наконец.
Другое дело это может не лечь на циклоны (если память например в старом проекте асинхронная, да и без lcеll надо обойтись).