высокий уровень на I/O во время конфигурации ПЛИС, можно ли избежать? Опции

[kostya.v]

Обратил внимание, что во время конфигурации Spartan -3E одна из ножек I/O подтягивается к высокому уровню. Вполное возможно, что это происходит со всеми выводами, но проблему вызывает только данный вывод. Дело в том, что у меня схеме стоит ЦАП, сигнал с выхода которого усиливается усилителем. Пока ЦАП не проинициализирован его выход находится в третьем состоянии, и на выходе усилителя присутствуют +10В. После инициализации ЦАП уровень сигнала на выходе усилителя переходит в ноль. Для того, чтобы этии 10В не спалили остальные компоненты схемы, я поставил аналоговый ключ, который открывается при высоком уровне входного сигнала с FPGA. В результате в момент конфигурации FPGA у меня выходят из строя пару важных микросхем.
В связи с этим возникает вопрос, можно ли как нибудь избежать подтяжки к высокому уровню I/O FPGA или все таки придется изменять схему?

[sazh]

Пока ЦАП не проинициализирован его выход находится в третьем состоянии, и на выходе усилителя присутствуют +10В.

С чего это вдруг. Озвучьте тип. Обычно цап имеет вход clr и возможность установить на выходе типа
Loads Midscale Value (0x800)
Loads Zero-Scale Value (0x000)

Есть наверно и у xilinx понятие интервал конфигурации и инициализации fpga. И внешние сигналы, отвечающие за эти интервалы.
Т.Е. всегда есть возможность определить момент перехода кристалла после включения в пользовательский режим.
Или с помощью специализированных пинов кристалла, либо сконфигурировав выходной пин i/o в ноль. (В мнтервале конфигурации подтянут ынутренними резисторами к 1, в пользовательском режиме 0)