программа для генерации фильтров в плис Опции

[Lmx2315]

Приветствую уважаемые .


Я новичёк в плисоведении .

Cижу разбираюсь с ПЛИС и т.д. , не подскажете какую-либо прогу чтоб могла фильтры генерить для плис Vertex .

Встроенный в ICE генератор делает только FIR и требует файл коэффициентов , руками набить нельзя . В матлабе можно поучить коэффициенты , но некуда их сунуть . Файл в формате ice (coef) не генерится .

Пробовал сгенерировать на verilog - не транслируется в прошивку ( может потому что там разрядность 64 битная ?? не знаю ) - это речь идёт о fdatool .

Пытаюсь сунуть в плис демодулятор на схеме Костоса , в симулинке вроде работает , а в плис то фильтр сделать толком не могу , то функцию sign (x) ( если кто знает - тоже подскажите , плиз ) .

Простите за косноязычность - так всегда бывает когда немного не в теме и одни эмоции .


Не стесняйтесь пинать , но тока советы давайте посодержательней ...я цифровой техникой раньше не занимался вовсе , тока линейной частью и всё.

[AsJohnAs]

Встроенный в ICE генератор делает только FIR и требует файл коэффициентов , руками набить нельзя . В матлабе можно поучить коэффициенты , но некуда их сунуть . Файл в формате ice (coef) не генерится .

Ну это не правда - в fdatool можно сделать генерацию .coe файла. И при этом сделать фильтр для нужной разрядности. В принципе fdatool может генерировать VHDL код для КИХ и БИХ фильтров, но эти фильтры не будут работать на высоких частотах.

[Lmx2315]

Ну это не правда - в fdatool можно сделать генерацию .coe файла. И при этом сделать фильтр для нужной разрядности. В принципе fdatool может генерировать VHDL код для КИХ и БИХ фильтров, но эти фильтры не будут работать на высоких частотах.

вы меня не поняли , в fdatool есть возможность сгенерить файл коэффициентов - тока он не генерится , выдаёт непонятные предупреждения и всё , уже всё перебрал .

Потому и прошу у людей - может есть какие сторонние програмки для генерации корок для плис .


На верилоге генерил и vhdl-е - в ice всё суётся но не транслируется и всё , хоть ты тресни . Причём если сделать на верилоге - то вход и выход всегда 64 битный , а если на vhdl - то всегда однобитный !
...какая-то ерунда , конечно скроее всего у меня руки кривые - но честно уже устал . Еаверняка есть что-то попроще.