Каскадирование умножителей в ПЛИС (Spartan-3) Опции

[omen]

Подскажите пожалуйсто, может кто уже сталкивался. Как можно выполнить каскадирование умножителей в ПЛИС семейства Spartan-3. Там есть блоки умножителей MULT18X18, MULT18X18SIO, последний собственно и предназаначен для выполнеия каскадирования. но что куда заводить не понятно. Нужно выполнять перемножение чисел большей разрядности чем 18 бит.

[Apast]

Подскажите пожалуйсто, может кто уже сталкивался. Как можно выполнить каскадирование умножителей в ПЛИС семейства Spartan-3. Там есть блоки умножителей MULT18X18, MULT18X18SIO, последний собственно и предназаначен для выполнеия каскадирования. но что куда заводить не понятно. Нужно выполнять перемножение чисел большей разрядности чем 18 бит.

А воспользоваться Xilinx CORE GEN не хотите? Он сам все правильно сгенерит для заданной разряднояти.

[andrew_b]

А воспользоваться Xilinx CORE GEN не хотите? Он сам все правильно сгенерит для заданной разряднояти.

Я щетаю, что Кореген тут лишнее звено. Синтезатор сам способен собрать большой умножитель из более мелких.

[0xFF]

Я щетаю, что Кореген тут лишнее звено. Синтезатор сам способен собрать большой умножитель из более мелких.

Вот только при умножении со знаком могут возникнуть проблемы

В приложении умножение на Spartan 3 со знаком, запаздывание если не ошибаюсь 4 такта,
закоментированные блоки умножения для 3е серии. для них запаздывание на 5 тактов, из-за регистровых выходов

Удачи

Прикрепленные файлы

 mult.txt ( 5.71 килобайт ) Кол-во скачиваний: 99

 

[sazh]

Вот только при умножении со знаком могут возникнуть проблемы

В приложении умножение на Spartan 3 со знаком, запаздывание если не ошибаюсь 4 такта,
закоментированные блоки умножения для 3е серии. для них запаздывание на 5 тактов, из-за регистровых выходов

Удачи

Если Вы утверждаете, что он со знаком, разве можно ему 1'b0 подставлять?
MULT18X18S mult_4 (
.P(mult_resullt_4[35:0]), // 36-bit multiplier output
.A({1'b0,a[16:0]}), // 18-bit multiplier input
.B(b[34:17]), // 18-bit multiplier input
.CE(1), // Clock enable input for the P port
.C(clk), // Clock input
.R(0)

А тут знак mult_resullt_2 взяли и отбросили
teil_op1[69:0] <= {mult_resullt_1[35:0], mult_resullt_2[33:0]};

и где тогда reg signed, wire signed

[0xFF]

Если Вы утверждаете, что он со знаком, разве можно ему 1'b0 подставлять?
MULT18X18S mult_4 (
.P(mult_resullt_4[35:0]), // 36-bit multiplier output
.A({1'b0,a[16:0]}), // 18-bit multiplier input
.B(b[34:17]), // 18-bit multiplier input
.CE(1), // Clock enable input for the P port
.C(clk), // Clock input
.R(0)

А тут знак mult_resullt_2 взяли и отбросили
teil_op1[69:0] <= {mult_resullt_1[35:0], mult_resullt_2[33:0]};

и где тогда reg signed, wire signed

в приложенном файле реализована схема Xapp467 на стр.6

В примитивах XILINX в случае при умножении со знаком и при использовании операндов с меньшим кол-вом бит чем вход умножителя недостоющие старшие биты необходимо дополнить знаковым битом.

Использование signed не протеворечит выше изложенному, в случае, конечно, если вы не используете Verilog 1995.

C уважением