Контроллер sdram: скажется ли на пропускной способности Опции

[gosha]

Cкажется ли куда (row/col/bank) отправлять разряды адреса wb_шины?

Например, старшие разряды шины адреса -> col, младшие -> row при использовании контроллера типа des_00?

[Postoroniy_V]

Cкажется ли куда (row/col/bank) отправлять разряды адреса wb_шины?

Например, старшие разряды шины адреса -> col, младшие -> row при использовании контроллера типа des_00?

в доке ведь написано всё

Соблюдать правильное подключение адресной шины (Старшие адреса -> row, младшие -> col) очень важно. Для обеспечения максимальной пропускной способности в SDARM используется режим конвеерного чтения строк. При этом сначала строку требуется открыть, а потом после чтения закрыть. Подключив адресную шину так как вы написали, при последовательной записи (т.е. с увеличением адреса на 1) вы будете вынуждены для записи каждой ячейки выполнять процедуру открытия/закрытия строки. На чем потеряете 80 - 90 % времени . Никогда не работал с контроллером типа des_00, но смею предположить, что при неправильном подключении он вообще не будет правильно работать.

читаем в доке от создателя HSSDRC IP Core, уважаемого des00
http://www.opencores.com/projects.cgi/web/hssdrc/overview
дока тута  hssdrc_design_document.pdf ( 309.61 килобайт ) Кол-во скачиваний: 247

Table 4.5.4 Variants of the controller system address mapping on SDRAM bank, row and
column addresses
The address mapping function (bank, row
and column addresses concatenation)
Comment
sys_addr = {sys_ba, sys_rowa, sys_cola} it is recommended to use in case when application
have linear sequential access and data size
is less than capacities of one memory row.
sys_addr = {sys_rowa, sys_ba, sys_cola} It is recommended to use in all other cases.