Контроллер sdram: скажется ли на пропускной способности Опции

[gosha]

Cкажется ли куда (row/col/bank) отправлять разряды адреса wb_шины?

Например, старшие разряды шины адреса -> col, младшие -> row при использовании контроллера типа des_00?

[des00]

Cкажется ли куда (row/col/bank) отправлять разряды адреса wb_шины?

Интересно как вы сами думаете ?

Все следует из характера работы сдрам памяти и используемого вами режима. Если вы будете всегда писать по 1 слову, вы вообще можете распихать адреса как вам будет угодно.

Обычно отображение адресов выбирают исходя из :

1. размер бурста
2. выравнивание бурста
3. частота обращений по адресам

Нужно смотреть ваш конкретный случай.
Оптимальное, рекомендуемое отображение приведено в документации.

Удачи !!!

[gosha]

Еще дилетантские вопросы:

Virtex2p, sodimm, в данной итерации пока нужен контроллер sdram (не ddr) т.к. плата уже изготовлена.


На rank (s0,s1) какой лучше отправить разряд wb_addr?
Какую opencore Вы порекомендуете (с учетом возможного downgrade ddr opencore)?
Контроллер des_00 при переделке его в контролллер sdram - возможны ли грабли?
Лучше ли core от altera || xilinx чем представленные на opencores?

[des00]

Какую opencore Вы порекомендуете (с учетом возможного downgrade ddr opencore)?

странно, вообще то переход с sdr sdram на ddr sdram это upgrate, а у вас наоборот. Я бы с ддр не рекомендовал вам связываться, сразу ставить ддр2.

Лучше ли core от altera || xilinx чем представленные на opencores? Или эти примеры имеют худшие характеристики?

Лучше/хуже без конкретизации параметров разговор на пустом месте, побольше конкретики.

Контроллер des_00 при переделке его в контролллер sdram - возможны ли грабли?

вы вообще проект смотрели ? это и так sdr sdram. В названии же написано HSSDRC == HighSpeedSDRamController.

С ддр будут проекты HSDSDRC/HSD2SRD== HighSpeedDdrSDRController/ HighSpeedDdr2SDRController. Но это когда время будет, уже год зашиваюсь .

[gosha]

странно, вообще то переход с sdr sdram на ddr sdram это upgrate, а у вас наоборот. Я бы с ддр не рекомендовал вам связываться, сразу ставить ддр2.
Лучше/хуже без конкретизации параметров разговор на пустом месте, побольше конкретики.
вы вообще проект смотрели ? это и так sdr sdram. В названии же написано HSSDRC == HighSpeedSDRamController.

С ддр будут проекты HSDSDRC/HSD2SRD== HighSpeedDdrSDRController/ HighSpeedDdr2SDRController. Но это когда время будет, уже год зашиваюсь .

Увы, пока требуется не ddr, ddr2, ddr3 sdram котнроллер, а single data rate sdram контроллер для одного модулька sodimm.
- wb_bus 133 MHz.
- Две шины к контроллеру sdram (радиально) (1ая шина- от cpu (mips_rm7000), 2ая шина- dma от ide, pci платы). 2 шины - для исключения тактов ожидания от wb_arbiter (wb_req, wb_gnt).
- Шина от cpu к контроллеру sdram пока совсем не wishbone.

Какие характеристики cpu, dma_мастеров необходимы для сравнения характеристик sdram core?

Или Вы порекомендуете интегрировать в проект все core по очереди с запуском тестов пропускной способности на реальном железе?

Также вопрос: С Вашей точки зрения система с раздельными шинами [cpu- sdram], [pci, ide- sdram]
будет предположительно иметь лучшие характеристики, чем с единой шиной? Или это тоже стоит тестировать?