SerDes SN65LV1023/SN65LV1224 от TI, откликнитесь кто использовал? Опции

[cdg]

откликнитесь кто использовал, на каких частотах? Стабильность работы на нижней границе диапазона интересует.

[CommError]

> Зачем нужны такие жесткие требования????

Теория и практика иногда не совпадают с нашими желаниями.

[cdg]

> Зачем нужны такие жесткие требования????

Теория и практика иногда не совпадают с нашими желаниями.

У меня обычно со 2-го раза совпадает )))) Старый мудрый Каа, говорил: "сначала подумай, что ты хочешь увидеть ,потом смотри ))))))))"
По делу, нашел в загашниках 2 подходящих БМГ-ных генератора, вроде как с джиттером меньше пики, буду пробовать.

[sazh]

У меня обычно со 2-го раза совпадает )))) Старый мудрый Каа, говорил: "сначала подумай, что ты хочешь увидеть ,потом смотри ))))))))"
По делу, нашел в загашниках 2 подходящих БМГ-ных генератора, вроде как с джиттером меньше пики, буду пробовать.

Так ведь pll fpga не даст приемлемых результатов. Наверно можно обойтись без pll, если работать на клоке 67.584
Может дело в проекте. Когда фаза сформированного клока может измениться относительно фазы формирования данных для этого клока.

Код

module clk_serdes
(
input            clk_67_584,
output           clk_10_24,
input      [9:0] in_data_a, in_data_b,
output reg [9:0] out_data_a, out_data_b
);

reg [5:0] ct;
reg       div_2;

wire posedge_clk_10_24, negedge_clk_10_24;


assign clk_10_24 = div_2;
assign posedge_clk_10_24 = (ct == 6'd32) && (div_2 == 1'b0),
       negedge_clk_10_24 = (ct == 6'd32) && div_2;
      
always @(posedge clk_67_584)
begin
if (ct == 6'd32)         ct <= 6'd0;
else                     ct <= ct + 1'b1;

if (ct == 6'd32)         div_2 <= ~div_2;

if (posedge_clk_10_24)   out_data_a <= in_data_a;
if (negedge_clk_10_24)   out_data_b <= in_data_b;
end

endmodule

[cdg]

1-Так ведь pll fpga не даст приемлемых результатов.
2-Наверно можно обойтись без pll, если работать на клоке 67.584
3-Может дело в проекте. Когда фаза сформированного клока может измениться относительно фазы формирования данных для этого клока.

1 - нашел генераторы 20.48, PLL в FPGA не нужен, надо только на 2 поделить
2 - не совсем понял к чему пример? получаем 1.024МГц, а надо в 10 раз больше 10.24
3 - здесь ничего не понял, проект синхронный, частоты прием-передача асинхронные, моделирование вопросов не вызывает, заворот платы сутками стоял ни одной ошибки, не вижу причин не доверять тому что в FPGA, может чего-то неправильно понял, поясните, туплю в конце дня

ЗЫ
Правда делить в Альтере тоже не сахар, джиттер выходной не определен, прийдется искать генератор 10.24.

[sazh]

2 - не совсем понял к чему пример? получаем 1.024МГц, а надо в 10 раз больше 10.24
3 - здесь ничего не понял, проект синхронный, частоты прием-передача асинхронные, моделирование вопросов не вызывает, заворот платы сутками стоял ни одной ошибки, не вижу причин не доверять тому что в FPGA, может чего-то неправильно понял, поясните, туплю в конце дня

ЗЫ
Правда делить в Альтере тоже не сахар, джиттер выходной не определен, прийдется искать генератор 10.24.

2 Да конечно. Дело не в posedge_clk_1_024. Я о формировании данных и клока на передачу. Меня интересовала Ваша реализация (На одном клоке или на нескольких. Если несколько их привязка относительно друг друга).
Действительно прием, передача асинхронные, так почему не работает. Заворот платы (сама на себя?) работает. Мне интересно конечно, в чем дело. Почему у других тоже самое работает при той же схемной реализации. (Чтобы с доверием в будущем к этим приемникам передатчикам относиться)