CoolRuner, работа без внешнего ресета Опции

[Serg`]

У меня возник вопрос, мб он комуто покажеться глупым, но на поей CPLDшке нет внешнего сигнала ресет!Могу ли я привязкой PULLUP И PULLDOWN Уустоновить исходные значения моих выходных сигналов??И как быть с устоновкой внутренних сигналов?? Запись

Код

signal flag : std_logic:=0;

поможет???

[sazh]

У меня возник вопрос, мб он комуто покажеться глупым, но на поей CPLDшке нет внешнего сигнала ресет!Могу ли я привязкой PULLUP И PULLDOWN Уустоновить исходные значения моих выходных сигналов??И как быть с устоновкой внутренних сигналов?? Запись

Код

signal flag : std_logic:=0;

поможет???

Если регистр при инициализации можно в 0 установить должна помочь.
А значит и внутренним ресетом регистрам нужные значения задать.
интересно у xilinx на cpld и fpga это реализуется на ресурсах кристалла и в среде моделирования.

Код

entity reset_power_up is
Port(
             clk : in std_logic;
reset_power_up_n : out std_logic
);
end reset_power_up;

architecture Behavioral of reset_power_up is
signal   cnt_power_up : std_logic_vector (5 downto 0) := "000000";
signal reset_power_up : std_logic := '0';

begin

reset_power_up_n <= reset_power_up;

process(clk)
begin
if(clk='1' and clk'event) then
if (cnt_power_up = "111111") then  reset_power_up <= '1'; end if;
if (reset_power_up = '0') then  cnt_power_up <= cnt_power_up + 1; end if;
end if;
end process;

end Behavioral;