Констрейны, временные ограничения Опции

[deast]

При создании проекта на Xilinx не могу найти ответы на пару вопросов, связанных с заданием временных ограничений в *.UCF.

1) Имеется несколько входных клоковых сигналов CLK1, CLK2, CLK3. Один из них (CLK1) переключает часть триггеров по положительному фронту и часть по отрицательному, остальные только по положительному. Эти две группы триггеров связаны логически между собой. Как задать временное ограничение между ними? Есть две конструкции:
TIMEGRP RFFS = RISING FFS («*»)
TIMEGRP FFFS = FALLING FFS («*»)
но в них не задается клокоыый сигнал, поэтому не совсем понятно, что в этих группах будет в итоге находиться.

2) Задаю временную группу, в которой находится один клоковый сигнал и задаю на эту группу различные ограничения. После разводки вижу, что система мой клок переименовала в другую цепь. Может быть в этом случае все мои ограничения игнорируются, поскольку нет заданной цепи? Может задать то имя, которое назначила система?

[CaPpuCcino]

Имеется несколько  входных клоковых сигналов CLK1, CLK2, CLK3. Один из них (CLK1) переключает часть триггеров по положительному фронту и часть по отрицательному, остальные только по положительному.

я в общем-то не о том: кажется чуточку опасно тактировать разные регистры от одного тактового сигнала но разноимёнными фронтами - в таких случаях к клок-генератору должны предявлятся повышенные требования качества формируемого сигнала - потому как обычные кварцы достаточно небрежно относятся ко второму фронту - попросту говоря он гуляет, я бы подумал о внутрикристальном умножениe частоты в подобных случаях