проблемы с Actel!, при переносе VHDL проекта с ProAsic на Sx Опции

[another_one]

как избежать проблем при переносе VHDL проекта, отлаженного на многократно программируемой микросхеме ProAsic на однократно программируемую SX?

Может есть у кого подобный опыт?, прошу поделиться советом gjcrjkmre поскольку воникли проблемы в работе логики на SX.

Заранее благодарен.

Сообщение отредактировал another_one - Dec 26 2008, 15:19

[another_one]

Прошу еще немного мне помочь.


Проблема решиться если найдется решение как предотвратить автоматическое перераспределение Netlist Дизайнером в следующем случае.

У меня следующие клоки:

- HCLK;
- CLKA;
- CLKB;
Разводимые клоки(CLKA, CLKB) внешним тактируемым сигналом не используются, поэтому я их заземлил. В VHDL проекте используются еще два под клока, один - производная от HCLK, другой внешний сигнал по квосходящему фронту которого защелкиваются несколько регистров(синтезатор определил этот сигнал как клок). В этоге распиновка этого сигнала была изменена дизайнером, вследствии привязки этого сигнала к разводимому клок буферу CLKA - дизайнер самостоятельно привязал этот сигнал к ножки CLKA.

Прошу подсказать как убрать автоматичекое перераспределение распиновки Дизайнером.

Пробовал поставить флаг в Синтезаторе "Disable I/O insertion" - в этоге дизайнер перестал вообще компилировать, ругаясь на отсутствии какого-то элемента библиотеки.


Заранее благодарен.