проблемы с Actel!, при переносе VHDL проекта с ProAsic на Sx Опции

[another_one]

как избежать проблем при переносе VHDL проекта, отлаженного на многократно программируемой микросхеме ProAsic на однократно программируемую SX?

Может есть у кого подобный опыт?, прошу поделиться советом gjcrjkmre поскольку воникли проблемы в работе логики на SX.

Заранее благодарен.

Сообщение отредактировал another_one - Dec 26 2008, 15:19

[another_one]

Прошу еще немного мне помочь.


Проблема решиться если найдется решение как предотвратить автоматическое перераспределение Netlist Дизайнером в следующем случае.

У меня следующие клоки:

- HCLK;
- CLKA;
- CLKB;
Разводимые клоки(CLKA, CLKB) внешним тактируемым сигналом не используются, поэтому я их заземлил. В VHDL проекте используются еще два под клока, один - производная от HCLK, другой внешний сигнал по квосходящему фронту которого защелкиваются несколько регистров(синтезатор определил этот сигнал как клок). В этоге распиновка этого сигнала была изменена дизайнером, вследствии привязки этого сигнала к разводимому клок буферу CLKA - дизайнер самостоятельно привязал этот сигнал к ножки CLKA.

Прошу подсказать как убрать автоматичекое перераспределение распиновки Дизайнером.

Пробовал поставить флаг в Синтезаторе "Disable I/O insertion" - в этоге дизайнер перестал вообще компилировать, ругаясь на отсутствии какого-то элемента библиотеки.


Заранее благодарен.

[pitbool]

В этоге распиновка этого сигнала была изменена дизайнером, вследствии привязки этого сигнала к разводимому клок буферу CLKA - дизайнер самостоятельно привязал этот сигнал к ножки CLKA.

Прошу подсказать как убрать автоматичекое перераспределение распиновки Дизайнером.

Эта проблема решилась при добавлении атрибута?

Дизайнер при компиляции выдает предупреждения о том что производные клоки от HCLK не имют достаточной нагрузочной способностью для всех такируемых ими триггеров.

Это всего лишь пердупержение. Если бы у вас частота была около 100 мгц то на него стоило бы обратить внимание. Вообщето там написано что если есть возможность то следует использовать клоковую цепь А вообще моделсим должен эту ситуацию отмоделировать корректно.

Время от времени читается предыдущее регистров регистров или не все биты регистров совпадают записанному.

Два предположения:1) где-то возникает гоночная ситуация - попробуйте увеличить время между приходом данных в регистры и клоком по которому он их сохраняет.
2) или вы делаете какое-то действие во время записи в регистры в результате чего запись не производится. такое например бывает при одновременной попытке записи и чтения.

Моделирования после разводки и имплементации не показало ошибок при записи / чтении, те которые были на практике.

Чудеса Моделсим практически непогрешим. Все зависит от того насколько адыкватна ваша модель