Virtex 5 Fmax, Fmax падает - что делать Опции

[jojo]

Virtex 5 LX85, ISE10.1

Почему отдельно части проекта собираются на частотах до 375 МГц, а вместе - только 300?

Сделал конвейер с глубиной 16 и шириной 128. Частота получается в V5 градации -1 375 МГц. Размер - по 2000 LUT и FF.
Для имитации медленной части схемы приделал к конвейеру двухчастотные FIFO на вход и на выход - частота упала до 250 МГц.

Тогда нашел медленные трассы, которые оказались на выходе FIFO и в самом конвейере (?).
С конвейером делать ничего не стал, он ведь работал на 375 МГц? Между FIFO и конвейером вставил регистры. Частота поднялась до 307 МГц.

Что это за эффект? Так и должно быть? Это только в рекламе 400 - 500 МГц на счетчиках и коротких сумматорах, а увесистый проект - только 300 МГц?
Как сделать, чтобы частота не падала с ростом заполнения микросхемы?
Для нас вопрос принципиальный - ситуация требует, чтобы было 350 Мгц.

[jojo]

Внутренняя тактовая частота 300-350 МГц тактирует изолированный от выводов ПЛИС участок схемы.
Внешняя тактовая частота обоих FIFO 50 МГц. tsu tco для внешнего интерфейса я не задавал, они получились обычные, примерно 5 и 12 нс.

А разве есть связь с tsu и tco при вычислении FMAX? По всем моим опытам, fmax само по себе, зависит от задержек в путях между регистрами.

Вот что вызывает подозрения, так это соотношение задержек в логике и проводах, 25%/75%=около 0.9нс/2.7 нс.
В какой "бубен" надо бить, чтобы сделать 50% / 50% или хотя бы 40% / 60%?

Повторяется ситуация с Lattice. Пути регистр-логика-регистр на маленьких локализованных схемах дают большую частоту. Для широких и глубоких конвейеров частота падает из-за задержек в проводах.
Почему в проводах основная задержка? Как ее уменьшить, желательно без ручного вмешательства?

[dvladim]

А разве есть связь с tsu и tco при вычислении FMAX? По всем моим опытам, fmax само по себе, зависит от задержек в путях между регистрами.

Ну вы же говорили о отдельных частях проекта. Пока они отдельные, то это значения tsu и tco, а когда в составе - это уже путь между двумя триггерами и соответственно влияет на Fmax.

Вот что вызывает подозрения, так это соотношение задержек в логике и проводах, 25%/75%=около 0.9нс/2.7 нс.
В какой "бубен" надо бить, чтобы сделать 50% / 50% или хотя бы 40% / 60%?

Нормально. И ничего с этим не сделаешь.
Я где-то читал, что, дословно: "в современных ПЛИС задержки на связях составляют до 90%".